圖 1 傳達了寄存器內(nèi)存單元的結(jié)構(gòu)和互連。

　　LTspice 并行負載移位寄存器中的前兩個觸發(fā)器及其相關(guān)的邏輯門。　　圖 1. LTspice 并行負載移位寄存器中的兩個觸發(fā)器及其相關(guān)的邏輯門。

　　在本文中，我們將觀察該寄存器的操作并探討它的一些設(shè)計細節(jié)。
　　使用跳線創(chuàng)建數(shù)字數(shù)據(jù)　　您可能還記得上一篇文章，該寄存器是一個四位設(shè)備。原理圖中的每個四位都有一個名為BITn的輸入信號，其中n是 0 到 3 范圍內(nèi)的整數(shù)。圖 2 顯示了我針對如何方便地為并行加載操作指定預(yù)選四位數(shù)字字的問題的解決方案。

　　并行負載值是借助 LTspice 跳線元件分配的。
　　圖 2.借助 LTspice 跳線元件分配并聯(lián)負載值。
　　標記為 X1、2、3、4 和 5 的組件是跳線。跳線組件的用途主要是視覺上的，可在 LTspice 的“Misc”庫中找到。跳線符號傳達的概念與電路板上的物理跳線相同 - 它允許兩個名稱不同的網(wǎng)絡(luò)進行電氣連接。
　　除了四個BIT信號外，還有RELOAD信號。如圖 3 所示，RELOAD是移位序列中第一個觸發(fā)器的主要輸入。這意味著RELOAD在其他位移出寄存器時保留移入寄存器的位。　　寄存器中第一個觸發(fā)器的主輸入標記為 RELOAD。

　　圖 3.當(dāng)寄存器數(shù)據(jù)移出時，新數(shù)據(jù)通過RELOAD信號移入。
　　回頭參考圖 2，您會看到我已將RELOAD綁定到ZERO。這意味著一旦寄存器移出所有位，它就會變空（用零填充）。如果您希望寄存器重復(fù)移出預(yù)選序列，則可以將RELOAD連接到最后一個觸發(fā)器的輸出。
　　并行負載演示　　圖 4 顯示了寄存器的兩個控制信號PARALLEL-LOAD和SHIFT-CLK的生成方式。由于我使用 PULSE 函數(shù)指定了 1 毫秒的周期，因此寄存器的移位頻率為 1 kHz。

　　該寄存器的移位頻率為 1 kHz。
　　圖 4. 生成寄存器的控制信號。移位頻率為 1 kHz。
　　如圖 5 所示，PARALLEL-LOAD信號在移位時鐘第一次從低到高的轉(zhuǎn)換過程中處于高電平有效狀態(tài)。因此，并行數(shù)據(jù)在系統(tǒng)的第一個時鐘周期內(nèi)加載到寄存器中。　　輸出轉(zhuǎn)換顯示了移位時鐘和高電平有效的 PARALLEL-LOAD 信號之間的關(guān)系。

　　圖 5.輸出轉(zhuǎn)換顯示了移位時鐘和高電平有效的PARALLEL-LOAD信號之間的關(guān)系。
　　此后的每個時鐘周期，時鐘的上升沿都與出現(xiàn)在最后一個觸發(fā)器的輸出上的新的串行位相一致，這也是移位寄存器的輸出。
　　如果我們檢查圖 6 中的信號活動，我們可以更輕松地看到移位動作。紅色軌跡表示序列中第一個觸發(fā)器的輸出?！　〉谝粋€觸發(fā)器的輸出在加載邏輯高電平后，重新加載邏輯低電平。

　　圖 6.移位序列中第一個觸發(fā)器的輸出，當(dāng)它首先并行加載邏輯高電平，然后重新加載邏輯低電平時。
　　注意FIRST-FF-OUT的兩個轉(zhuǎn)換如何與移位時鐘的上升沿一致。由于BIT3與ONE綁定，因此信號在第一次轉(zhuǎn)換時變?yōu)檫壿嫺唠娖健Ｈ缓?，由于RELOAD信號與ZERO綁定，因此它在第二次轉(zhuǎn)換時變?yōu)檫壿嫷碗娖健?br>　　通過寄存器移位數(shù)據(jù)
　　接下來，讓我們看看并行加載操作后會發(fā)生什么。對于此模擬，我使用圖 7 所示的跳線設(shè)置。我們的四位字現(xiàn)在不是 0101，而是 0001。　　新模擬的跳線設(shè)置。BIT1 現(xiàn)在與 ZERO 綁定，而不是 ONE。

　　圖 7.新模擬的跳線設(shè)置。
　　首先，BIT3被加載邏輯高電平值。圖 8 顯示了該邏輯高電平信號如何通過移位寄存器傳播——從BIT3到BIT2再到BIT1，最后到BIT0?！　〖拇嫫鞯乃膫€觸發(fā)器的時序圖。

　　圖8.寄存器中所有四個觸發(fā)器的時序圖。
　　您可以通過觀察 1 毫秒整數(shù)倍的SERIAL-OUT來識別串行比特流。觸發(fā)器的輸出在時鐘的上升沿轉(zhuǎn)換；因此，我們希望在輸出信號穩(wěn)定的下降沿進行采樣。
　　例如，上圖時序圖中的前三個上升沿分別與 0.5 毫秒、1.5 毫秒和 2.5 毫秒對齊。因此，正確的采樣時刻為 1 毫秒、2 毫秒和 3 毫秒。這由圖 9 中的白色虛線表示?！　?001 以串行格式出現(xiàn)在最后一個觸發(fā)器的輸出上。

　　圖 9.預(yù)選的四位字 (0001) 以串行格式出現(xiàn)在最后一個觸發(fā)器 ( SERIAL-OUT ) 的輸出端。
　　傳播延遲和模擬時間步長
　　正如我們在本系列文章前面所討論的那樣，在 LTspice 中準確模擬數(shù)字電路有時需要我們指定自定義設(shè)備參數(shù)。在這種情況下，您需要指定傳播延遲和最大時間步長，以確保移位寄存器可靠工作。
　　LTspice 的默認傳播延遲 ( T d ) 為零，這意味著信號從輸入瞬間傳播到輸出。沒有任何延遲，一個觸發(fā)器的輸出信號可以如此快速地改變狀態(tài)，以至于序列中的下一個觸發(fā)器沒有時間響應(yīng)時鐘的上升沿來采樣信號。
　　結(jié)果是位不會通過寄存器傳播。您可以通過為每個觸發(fā)器指定合理的T d值來避免此問題。我使用了 1 μs，如圖 10 所示。
　　指定移位寄存器的時間延遲。
　　圖10.移位寄存器的時間延遲規(guī)格。
　　觸發(fā)器輸出信號上的振鈴是您可能遇到的另一個奇怪問題。如圖 11 所示。
　　第一個觸發(fā)器輸出上振鈴的示例。
　　圖 11.觸發(fā)器輸出轉(zhuǎn)換后振鈴的示例。
　　圖 12 中的特寫視圖讓我們更清楚地看到振蕩。
　　上圖中振蕩的放大視圖。
　　圖 12.圖 11 中的雜散振蕩的特寫。
　　振鈴是由 LTspice 仿真引擎與數(shù)字元件生成時間步長信息的方式之間的某種沖突引起的。我設(shè)法通過為仿真指定適當(dāng)?shù)淖畲髸r間步長來消除該問題。如圖 13 所示，我選擇的最大時間步長為 50 ns，這比我為觸發(fā)器選擇的 100 ns 上升/下降時間要短（圖 10）。
　　指定最大模擬時間步長。
　　圖 13.指定最大模擬時間步長。