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ga 可方便地與其他外圍器件連接。edk 實(shí)現(xiàn)fpga 片內(nèi)軟、硬件設(shè)計過程如圖1 所示。 應(yīng)用系統(tǒng)結(jié)構(gòu) 數(shù)據(jù)糾錯譯碼接入設(shè)備要求對同步傳輸?shù)臄?shù)據(jù)進(jìn)行幀同步、解擾、糾錯譯碼處理并對處理后的數(shù)據(jù)進(jìn)行網(wǎng)絡(luò)接入。在以太網(wǎng)接入部分，要求對解碼后的數(shù)據(jù)進(jìn)行ip 協(xié)議封裝，然后使用數(shù)據(jù)鏈路層協(xié)議對協(xié)議包進(jìn)行以太網(wǎng)幀的封裝，最終通過網(wǎng)口接入局域網(wǎng)。 在對virtex - ii 系列fpga 充分理解和研究的基礎(chǔ)上，根據(jù)系統(tǒng)設(shè)計需求，進(jìn)行系統(tǒng)硬件的設(shè)計。本設(shè)計采用了vii - pro 系列的xc2vp7fg456 芯片，在芯片內(nèi)部設(shè)計嵌入了一個powerpc405 處理器ip核。應(yīng)用系統(tǒng)由xc2vp7fg456 芯片及其上電復(fù)位電路， 系統(tǒng)時鐘電路、內(nèi)存電路、程序存儲電路、prom電路、以太網(wǎng)phy接口電路和rs - 232 接口電路、jtag接口、lvpecl 電平接口電路組成。系統(tǒng)組成框圖如圖2 所示。 由于fpga 可允許powerpc 硬ip 核心分布在virtex 結(jié)構(gòu)中的任何位置，設(shè)計時需要綜合考慮系統(tǒng)的設(shè)計要求，合理地指定fpga 各個管腳的信號?？紤]到輸入輸出標(biāo)準(zhǔn)的不同，fpga 芯
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