基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計

，則outclk為20mhz。因此可見，該電路不僅可得到分頻系數(shù)為2.5的分頻器（outclk），而且還可得到分頻系數(shù)為5的分頻器（q1）。 5 結(jié)束語 選用altera公司flex系列epf10k10lc84-4型fpga器件實現(xiàn)半整數(shù)分頻后，經(jīng)邏輯綜合后的適配分析結(jié)果如表1所列。本例中的計數(shù)器為2位寬的位矢量，即分頻系數(shù)為4以內(nèi)的半整數(shù)值。若分頻系數(shù)大于4，則需增大count的位寬。表1 半整數(shù)分頻器適配分析結(jié)果 選用器件 i/o延遲時間 使用引腳數(shù) 工作頻率 epf10k10lc844 17.7ns 5/84（5.95%） 68.02mhz 參考文獻:[1]. cpld datasheet http://www.udpf.com.cn/datasheet/cpld_1136600.html.[2]. rom datasheet http://www.udpf.com.cn/datasheet/rom_1188413.html.[3]. eprom datasheet http://www.udpf.com.cn/datasheet/eprom_1128137.html.[4]. epf