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FPGA芯片現(xiàn)貨增值服務(wù)商 ，歡迎咨詢
EPF10K20TC144-3N
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Altera
EPF10K20TC144-4NPDF下載
歷史最低報(bào)價(jià)：￥15.0000 歷史最高報(bào)價(jià)：￥85.0000 歷史平均報(bào)價(jià)：￥35.5000
cmos)攝像機(jī)經(jīng)a／d轉(zhuǎn)換，再經(jīng)量化而得到，并放入幀存儲(chǔ)器。在圖像中，整幅圖像像素以幀為單位進(jìn)行存儲(chǔ)。每一幀數(shù)據(jù)的存儲(chǔ)方式如圖4所示。卷積運(yùn)算掃描像素的獲取如圖5所示，該數(shù)據(jù)輸入方式，使用了兩個(gè)32位的移位寄存器存放像素值，避免了卷積運(yùn)算中對(duì)存儲(chǔ)器數(shù)據(jù)的高度重復(fù)讀取，使用9個(gè)寄存器實(shí)現(xiàn)了數(shù)據(jù)由串行到并行的轉(zhuǎn)換，實(shí)現(xiàn)了完全“流水線”的輸入方式。 5．4 系統(tǒng)的仿真結(jié)果 根據(jù)前述的總體設(shè)計(jì)方案，使用vhdl設(shè)計(jì)進(jìn)行各個(gè)模塊和系統(tǒng)總體程序，選擇的fpga為altera／flex／epf10k20tc144—3，使用的開(kāi)發(fā)工具是max+plus ii 10．0。圖6是邊緣檢測(cè)器的時(shí)序仿真圖(鐘頻率10 mhz)，由波形仿真結(jié)果分析可知，系統(tǒng)達(dá)到了設(shè)計(jì)功能要求，該系統(tǒng)經(jīng)過(guò)初始的兩行行延遲和串并轉(zhuǎn)化后(為72個(gè)時(shí)鐘周期)，以后每個(gè)時(shí)鐘周期就可“流水式”輸出一個(gè)處理結(jié)果，若系統(tǒng)時(shí)鐘周期tclk，對(duì)于像素為n個(gè)點(diǎn)的數(shù)字圖像，系統(tǒng)的處理時(shí)間tn=70xtclk+n×tclk。處理一幅1 024x1 024的圖像的時(shí)間，當(dāng)系統(tǒng)時(shí)鐘為10mhz時(shí)，僅需0．1 s，而系統(tǒng)時(shí)鐘為10 mhz時(shí)，僅需0．ol s。
行充分理解與研究， 便于將來(lái)從事相關(guān)asic設(shè)計(jì)， 開(kāi)發(fā)出創(chuàng)新型的產(chǎn)品， 為我國(guó)計(jì)算機(jī)發(fā)展做貢獻(xiàn)。 現(xiàn)場(chǎng)可編程門陣列fpga 門數(shù)眾多， 人們可以將合適的ip軟核或其他形式的核作為嵌入式模塊裝在自己的設(shè)計(jì)中。但通常ip軟核需要門數(shù)較多的fpga 器件支持， 作為學(xué)習(xí)來(lái)說(shuō)的fpga 芯片往往資源有限， 需要節(jié)約fpga 的成本與面積; 并且沒(méi)必要實(shí)現(xiàn)所有功能， 只要做出關(guān)鍵部分及重要結(jié)構(gòu)，明白其運(yùn)行機(jī)理， 又能與真實(shí)的cpu 緊密相聯(lián)即可。實(shí)驗(yàn)箱上采用的fpga 芯片為a ltera 公司的epf10k20tc144- 4。這里以inte l的8085a 為例來(lái)說(shuō)明8位計(jì)算機(jī)的工作原理。 2 8085a cpu 設(shè)計(jì)及實(shí)現(xiàn) 2. 1 fpga 芯片及外圍電路簡(jiǎn)介 a ltera的flex10k 器件是工業(yè)界首例嵌入式pld， 基于可重配置cmos sram 元件。epf10k20帶有144個(gè)lab (邏輯陣列塊) 和1152 個(gè)邏輯單元， 最大i/o數(shù)目為189。另外， 芯片中嵌入式陳列塊( eab)有6個(gè)， 其ram 總位數(shù)為12288。 實(shí)驗(yàn)涉及到fpga 芯片的外圍部分包括
平滑電路模塊 該模塊對(duì)非均勻時(shí)鐘clk_wr’進(jìn)行平滑均勻，提取2.048mhz的均勻時(shí)鐘clk_rd’作為碼速恢復(fù)電路的讀出時(shí)鐘。這里可用vhdl語(yǔ)言來(lái)實(shí)現(xiàn)，也可以用一般的二階鎖相環(huán)。 （7）碼速恢復(fù)電路模塊 從分路器輸出的支路碼流以2.112mhz的非均勻時(shí)鐘clk_wr’寫入該模塊，同時(shí)以2.048mhz的均勻時(shí)鐘clk_rd’讀出，即還原出基群信號(hào)，完成整個(gè)分接過(guò)程。 結(jié)束語(yǔ) 系統(tǒng)仿真波形良好，除了允許范圍內(nèi)的信號(hào)延遲外，能準(zhǔn)確實(shí)現(xiàn)數(shù)字信號(hào)的復(fù)接和分接。本系統(tǒng)采用芯片epf10k20tc144實(shí)現(xiàn)，通過(guò)對(duì)硬件電路實(shí)際測(cè)試表明，誤碼率小于0.1%，系統(tǒng)信號(hào)平均時(shí)延小于4.5μs，去抖效果良好。而且本設(shè)計(jì)便于擴(kuò)展，只需修改fpga中相應(yīng)控制參數(shù)，就可以實(shí)現(xiàn)高次群的復(fù)接與分接。該系統(tǒng)作為ip核應(yīng)用于信號(hào)傳輸電路，對(duì)數(shù)字信號(hào)，或經(jīng)pcm編碼調(diào)制后的語(yǔ)音信號(hào)進(jìn)行處理，可提高信道的利用率和傳輸質(zhì)量，也可以進(jìn)行光電轉(zhuǎn)換后用于光纖通信或大氣激光通信中。 來(lái)源:陰雨
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