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，則產生給定周期序列的移位寄存器的反饋函數(shù)為 其算法流程如圖2所示。3 非線性偽隨機序列的fpga實現(xiàn) fpga為現(xiàn)場可編程門陣列邏輯器件，是倍受現(xiàn)代數(shù)字系統(tǒng)設計工程師歡迎的最新一代系統(tǒng)設計積木塊。fpga為邏輯門級編程，其芯片中有被互連網絡包圍的邏輯單元，芯片四周為可編程的輸入/輸出單元陣列，其互連模式亦是可編程的，用戶可以通過現(xiàn)場編程決定每個單元的功能及它們的互連關系。fpga具有集成度高，編程靈活，陣列引腳數(shù)多，功耗低，設計編程速度快等特點。altera公司的flex10k系列中的epf10k10lc84-4型fpga，基于sram的在系統(tǒng)可編程結構，該fpga可利用altera公司的max+plusii軟件進行編程。max+plusii軟件有原理圖輸入法和硬件語言輸入法，本設計采用原理圖輸入法，經過編譯、時序仿真優(yōu)化后，下載至epf10k10lc84-4中。 3．1 定長序列的實現(xiàn) 以長為28序列為說明設計過程，給定序列為 （0,1,1,1,0,1,01,1,0,0,01,1,1,1,1,0,0,1,1,0,1,1,1,0） (1)輸入l=28和（1）序列，c語言程序計算移位寄存器反饋函數(shù)為
常簡單，可采用標準的計數(shù)器，也可以采用可編程邏輯器件設計實現(xiàn)。但在某些場合下，時鐘源與所需的頻率不成整數(shù)倍關系，此時可采用小數(shù)分頻器進行分頻。比如：分頻系數(shù)為2.5、3.5、7.5等半整數(shù)分頻器。筆者在模擬設計頻率計脈沖信號時，就用了半整數(shù)分頻器這樣的電路。由于時鐘源信號為50mhz，而電路中需要產生一個20mhz的時鐘信號，其分頻比為2.5，因此整數(shù)分頻將不能勝任。為了解決這一問題，筆者利用vidl硬件描述語言和原理圖輸入方式，通過max+plus ii開發(fā)軟件和altera公司的flex系列epf10k10lc84-4型fpga方便地完成了半整數(shù)分頻器電路的設計。 2 小數(shù)分頻的基本原理 小數(shù)分頻的基本原理是采用脈沖吞吐計數(shù)器和鎖相環(huán)技術先設計兩個不同分頻比的整數(shù)分頻器，然后通過控制單位時間內兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。如設計一個分頻系數(shù)為10.1的分頻器時，可以將分頻器設計成9次10分頻，1次11分頻，這樣總的分頻值為： f=（9×10+1×11）/（9+1）=10.1 從這種實現(xiàn)方法的特點可以看出，由于分頻器的分頻值不斷改變，因此分頻后得到的信號抖動較大。當分頻系數(shù)為n-0.
電平時開始計數(shù)。本文設計的計數(shù)器計數(shù)最大值是99 999 999。 2．3 鎖存器 當鎖存信號scxh上升沿到來時，將計數(shù)器的計數(shù)值鎖存，這樣可由外部的七段譯碼器譯碼并在數(shù)碼管上顯示。設置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存器的位數(shù)應跟計數(shù)器完全一樣，均是32位。 2．4 譯碼驅動電路 本文數(shù)碼管采用動態(tài)顯示方式，每一個時刻只能有一個數(shù)碼管點亮。數(shù)碼管的位選信號電路是74ls138芯片，其8個輸出分別接到8個數(shù)碼管的位選；3個輸入分別接到epf10k10lc84-4的i／o引腳。 2．5 數(shù)碼管顯示 本文采用8個共陰極數(shù)碼管來顯示待測頻率的數(shù)值，其顯示范圍從o～99 999 999。 以下是數(shù)碼管段選的程序： 2．6 程序 綜合以上模塊分析，可以得到如下程序： 3 結 語 本文采用eda設計方法，把數(shù)字頻率計系統(tǒng)組建分解成若干個功能模塊進行設計描述，選用altera公司生產的fpga產品flex10k系列的 epf10k10lc84-4芯片，下載適配后，便可以在數(shù)碼管上顯示出待測頻率的數(shù)值。實驗證明，其軟件
方案 本文所設計的簡易自動售貨機可銷售礦泉水，假設每瓶1.5元。設兩個投幣孔，分別接收1元和5角兩種硬幣，兩個輸出口，分別輸出購買的商品和找零。假設每次只能投入一枚1元或5角硬幣，投入1元5角硬幣后機器自動給出一瓶礦泉水；投入2元硬幣后，在給出一瓶礦泉水的同時找回一枚5角的硬幣。另外設置一復位按鈕，當復位按鈕按下時，自動售貨機回到初始狀態(tài)。 開發(fā)軟件選用功能強大的altera公司的最新可編程邏輯器件開發(fā)工具quartus ii 8.0，實現(xiàn)芯片選用altera公司flex10k系列的epf10k10lc84-4；首先在計算機上完成程序設計、編譯及時序仿真，然后將經過驗證的設計文件下載到選擇的可編程邏輯器件中，并在電子設計自動化實驗系統(tǒng)中進行硬件模擬和測試。 狀態(tài)機vhdl程序設計 有限狀態(tài)機fsm(finite state machine)及其設計技術是實用數(shù)字系統(tǒng)設計中實現(xiàn)高效率、高可靠邏輯控制的重要途徑。傳統(tǒng)的狀態(tài)機設計方法需進行繁瑣的狀態(tài)分配、繪制狀態(tài)表、簡化次態(tài)方程等，而利用vhdl可以避免這些煩瑣的過程，直接利用狀態(tài)轉換圖進行狀態(tài)機的描述。此外，與vhdl的其他描述方式相比，狀態(tài)
系統(tǒng)更加集成化，特定時脈寬門控、計數(shù)測量電路、地址譯碼及數(shù)據(jù)鎖存、總線的驅動等電路集成到1片flex10k的fpga中。圖3為系統(tǒng)詳細電路原理框圖。3 fpga芯片設計3.1 fpga邏輯功能結構及其總體設計為了簡化設計，實現(xiàn)系統(tǒng)大量邏輯電路的集成，在設計中使用了現(xiàn)場可編程邏輯門陣列器件（fpga）。fpga主要實現(xiàn)以下邏輯功能：定時脈寬門控、計數(shù)測量、地址鎖存、譯碼、總線的驅動和擴展以及數(shù)碼顯示的控制等功能。其邏輯功能頂層結構如圖4所示。fpga器件選擇altera公司flex10k10系列的epf10k10lc84-4芯片。該芯片集成有1萬個等效邏輯門，含有572個邏輯單元（les）、72個邏輯陣列塊（labs）、3個嵌入式陣列塊（eab s），并具有720個片內寄存器，可以在不占用內部資源的條件下實現(xiàn)6144 bit的片內存儲器；內部模塊間采用高速、延時可預測的快速通道連接；邏輯單元間具有高速、高扇出的級聯(lián)鏈和快速進位鏈；片內還有三態(tài)網絡和6個全局時鐘、4個全局清零信號以及豐富的i/o資源；每個i/o引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過編程控制每個i/o引腳的速度以及i/o寄存器的使用。fpga
設計方案 本文所設計的簡易自動售貨機可銷售礦泉水，假設每瓶1.5元。設兩個投幣孔，分別接收1元和5角兩種硬幣，兩個輸出口，分別輸出購買的商品和找零。假設每次只能投入一枚1元或5角硬幣，投入1元5角硬幣后機器自動給出一瓶礦泉水；投入2元硬幣后，在給出一瓶礦泉水的同時找回一枚5角的硬幣。另外設置一復位按鈕，當復位按鈕按下時，自動售貨機回到初始狀態(tài)。 開發(fā)軟件選用功能強大的altera公司的最新可編程邏輯器件開發(fā)工具quartus ii 8.0，實現(xiàn)芯片選用altera公司flex10k系列的epf10k10lc84-4；首先在計算機上完成程序設計、編譯及時序仿真，然后將經過驗證的設計文件下載到選擇的可編程邏輯器件中，并在電子設計自動化實驗系統(tǒng)中進行硬件模擬和測試。 狀態(tài)機vhdl程序設計 有限狀態(tài)機fsm(finite state machine)及其設計技術是實用數(shù)字系統(tǒng)設計中實現(xiàn)高效率、高可靠邏輯控制的重要途徑。傳統(tǒng)的狀態(tài)機設計方法需進行繁瑣的狀態(tài)分配、繪制狀態(tài)表、簡化次態(tài)方程等，而利用vhdl可以避免這些煩瑣的過程，直接利用狀態(tài)轉換圖進行狀態(tài)機的描述。此外，與vhdl的其他描述方式相比，狀態(tài)機的vh
各位高手在那里可以找到altera公司的epf10k10lc84-4的管腳圖我在網站上只能找到關于flex10k系列的知識,但沒有具體的epf10k10lc84-4的管腳圖,因為需要用,所以拜托各位幫幫忙,還有各個管腳的功能介紹,拜托各位了,我先在這里謝謝各位了
程序下載到epf10k10lc84-4芯片就發(fā)熱請問各位： 我將程序下載到epf10k10lc84-4芯片中，芯片就發(fā)熱。當程序沒下裝到芯片時就不發(fā)熱，這是怎么回事呢？請大家不吝賜教！
常簡單，可采用標準的計數(shù)器，也可以采用可編程邏輯器件設計實現(xiàn)。但在某些場合下，時鐘源與所需的頻率不成整數(shù)倍關系，此時可采用小數(shù)分頻器進行分頻。比如：分頻系數(shù)為2.5、3.5、7.5等半整數(shù)分頻器。筆者在模擬設計頻率計脈沖信號時，就用了半整數(shù)分頻器這樣的電路。由于時鐘源信號為50mhz，而電路中需要產生一個20mhz的時鐘信號，其分頻比為2.5，因此整數(shù)分頻將不能勝任。為了解決這一問題，筆者利用vidl硬件描述語言和原理圖輸入方式，通過max+plus ii開發(fā)軟件和altera公司的flex系列epf10k10lc84-4型fpga方便地完成了半整數(shù)分頻器電路的設計。2 小數(shù)分頻的基本原理小數(shù)分頻的基本原理是采用脈沖吞吐計數(shù)器和鎖相環(huán)技術先設計兩個不同分頻比的整數(shù)分頻器，然后通過控制單位時間內兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。如設計一個分頻系數(shù)為10.1的分頻器時，可以將分頻器設計成9次10分頻，1次11分頻，這樣總的分頻值為：f=（9×10+1×11）/（9+1）=10.1從這種實現(xiàn)方法的特點可以看出，由于分頻器的分頻值不斷改變，因此分頻后得到的信號抖動較大。當分頻系數(shù)為n-0.5（n為整數(shù)）時
請教zgl7903.不好意思。應該是epf10k10lc84-4的芯片。是flex10k系列的。想向各位高手請教編程方面的技巧。怎樣可以比較節(jié)省資源，使用子程序是否是一個出路？
請教vhdl問題請問各位大俠： 請問使用fpga芯片epf10k10lc84-4有什么需要注意的？我用ｖｈｄｌ語言變得計數(shù)器總是每過一會計數(shù)值就多計一個數(shù)，不知為什么，請各位大俠賜教！??！
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