它采用普通 PWM 信號與其交流耦合逆信號的無源求和，從而顯著衰減不需要的交流（紋波）分量，而不影響所需的直流分量。
　　　幾年前，我發(fā)表了一個(gè)設(shè)計(jì)理念（參見圖 1：“通過模擬減法消除 PWM DAC 紋波”， 2017 年 11 月 28 日），展示了消除 PWM 輸出紋波的簡單技巧。它采用普通 PWM 信號與其交流耦合逆信號的無源求和，從而顯著衰減不需要的交流（紋波）分量，而不影響所需的直流分量。
　　圖 1通過模擬減法消除 PWM DAC 紋波?！　∑渲幸豁?xiàng)TAoE改進(jìn)解決了這樣一個(gè)事實(shí)：PWM DAC 精度往往受到對數(shù)字邏輯電源的依賴的限制，正如 H&H 恰當(dāng)?shù)刂赋龅哪菢?，?shù)字邏輯電源“非常不準(zhǔn)確”。他們巧妙的解決方案（參見圖 2）是在常用的 PWM 拓?fù)渲刑砑泳苣M開關(guān)和精確的電壓基準(zhǔn)，從而將 DAC 輸出與邏輯電源不準(zhǔn)確的情況隔離開來。一個(gè)開關(guān)生成普通 PWM 波形的精確版本，而另一個(gè)開關(guān)則生成其相反波形。將后者的交流耦合分量添加到前者的直流分量中，執(zhí)行紋波消除模擬減法，如我 2015 年設(shè)計(jì)理念 (DI) 中所述。

　　圖2 TAoE PWM精度提升概念示意圖
　　這當(dāng)然是解決 PWM 精度問題的一種優(yōu)雅、完美可行且有效的解決方案。
　　然而，由于每個(gè) DAC 需要兩個(gè)模擬開關(guān)封裝，如果需要多個(gè)通道的 PWM DA 轉(zhuǎn)換，封裝數(shù)量可能會(huì)變得非常大。此外，隨著通道數(shù)量的增加，Vref 上的總負(fù)載也會(huì)增加，這取決于所使用的參考器件，最終可能會(huì)降低參考電壓的精度?！　∫虼?，圖 3中顯示了圖 2 的一個(gè)簡單變體，其中 PWM 邏輯控制信號用于導(dǎo)出紋波消除信號，從而節(jié)省了模擬開關(guān)并減少了一半的 Vref 負(fù)載。這需要按系數(shù) X = Vlogic/Vref 縮放 R2C2 紋波減去組件，當(dāng)然，只有當(dāng) X 穩(wěn)定時(shí)，該系數(shù)才能工作。另請注意，PWM 設(shè)置點(diǎn)必須為 1 補(bǔ)碼 (VCC = -V – 1)，這可以在軟件中輕松完成。

　　圖3 PWM邏輯信號用于紋波消除，從而節(jié)省了一個(gè)開關(guān)。

　　如果 Vlogic 不夠穩(wěn)定，圖 3 無法正常工作，圖 4顯示了TAoE精度提升概念的另一種不同實(shí)現(xiàn)方式，它利用精確伺服脈沖面積（幅度 x 持續(xù)時(shí)間 x 頻率）到精確參考電壓的方法，如VFC 模數(shù)轉(zhuǎn)換背景下最近的另一個(gè) DI所示?！　D 4 Q2 脈沖區(qū)域伺服至參考電壓。

　　圖 4 依賴于 TL431 等可調(diào)電壓基準(zhǔn)的能力來充當(dāng)具有精確內(nèi)置閾值的模擬比較器/積分器，如圖5所示。

　　圖 5 LT431 作為具有內(nèi)置 Vref 的精密比較器/差分放大器（來自 LT431 數(shù)據(jù)表）。
　　LT431 (U1) 將 U2 引腳 2 的平均差值與其內(nèi)部 2.50V 參考電壓進(jìn)行積分，并通過在 Fclk x 脈沖持續(xù)時(shí)間 x 5V = 脈沖面積小于 2.5V 時(shí)增加 Q2 脈沖持續(xù)時(shí)間強(qiáng)制相等，并在大于 2.5V 時(shí)減少 Q2 脈沖持續(xù)時(shí)間。 R1C4 設(shè)置積分的時(shí)間常數(shù)，R4 為 U1 的輸入偏置電流 (~1.8μA) 提供補(bǔ)償，R5 為 U1 的輸出提供上拉。
　　U2 固有的內(nèi)部器件匹配（傳播和轉(zhuǎn)換時(shí)間等）使其他三位能夠準(zhǔn)確跟蹤 U2 反饋環(huán)路內(nèi)的觸發(fā)器，從而為所有三個(gè) PWM 通道提供準(zhǔn)確的校準(zhǔn)。關(guān)聯(lián)的 RC 網(wǎng)絡(luò)實(shí)現(xiàn)紋波消除，如果所有三個(gè)網(wǎng)絡(luò)均已填充，則只需兩個(gè)器件封裝即可提供三個(gè)精確的 DAC。