熱回路和 PCB 布局寄生參數(shù)
　　開關模式電源轉換器的熱回路定義為由 HF 電容器和相鄰功率 FET 形成的關鍵高頻 （HF） 交流電流回路。它是功率級 PCB 布局中最關鍵的部分，因為它包含高 dv/dt 和 di/dt 噪聲內(nèi)容。設計不佳的熱回路布局會受到高水平的 PCB 寄生參數(shù)的影響，包括 ESL、ESR 和等效并聯(lián)電容 （EPC），這些參數(shù)對電源轉換器的效率、開關性能和 EMI 性能有重大影響。
　　圖 1 顯示了同步降壓 DC-DC 轉換器原理圖。熱回路由 MOSFET M1 和 M2 以及去耦電容器 C 形成在.M1 和 M2 的開關動作會導致 HF di/dt 和 dv/dt 噪聲。C在提供低阻抗路徑以繞過 HF 噪聲內(nèi)容。然而，寄生阻抗（ESR、ESL）存在于元件封裝內(nèi)和熱回路 PCB 走線上。通過 ESL 的高 di/dt 噪聲會導致 HF 振鈴，進而導致 EMI。存儲在 ESL 中的能量耗散在 ESR 上，導致額外的功率損耗。因此，應盡量減少熱回路 PCB ESR 和 ESL，以減少 HF 振鈴并提高效率?！　【_提取熱回路 ESR 和 ESL 有助于預測開關性能并改進熱回路設計。元件的封裝和 PCB 走線都對總環(huán)路寄生參數(shù)有影響。這項工作主要集中在 PCB 布局設計上。有工具供用戶提取PCB寄生參數(shù)，如Ansys Q3D、FastHenry/FastCap、StarRC等。Ansys Q3D 等商業(yè)工具可提供精確的仿真，但通常價格昂貴。FastHenry/FastCap 是一款基于部分元件等效電路 （PEEC） 數(shù)值建模1 的免費工具，可以通過編程提供靈活的仿真，以探索不同的布局設計，但需要額外的編碼。FastHenry/FastCap 中寄生參數(shù)提取的有效性和準確性已得到驗證，并與 Ansys Q3D 進行了比較，結果一致2,3。在本文中，F(xiàn)astHenry 被用作提取 PCB ESR 和 ESL 的經(jīng)濟高效工具。

　　圖 1.具有熱回路 ESR 和 ESL 的降壓轉換器。圖片由 Bodo's Power Systems 提供 [PDF]
　　熱回路 PCB ESR 和 ESL 與去耦電容器位置的關系
　　在本節(jié)中，C 的影響在位置基于 ADI 的 LTM4638 μModule? 穩(wěn)壓器演示板 DC2665A-B 進行研究。LTM4638 是集成的 20 V在，15 A 降壓轉換器模塊，采用微型 6.25 mm × 6.25 mm × 5.02 mm BGA 封裝。它提供高功率密度、快速瞬態(tài)響應和高效率。該模塊集成了一個小型 HF 陶瓷 C在內(nèi)部，雖然還不夠，但受模塊封裝尺寸的限制。圖 2 到圖 4 顯示了演示板上的三種不同的熱回路，并帶有額外的外部 C在.第一個是垂直熱回路 1（圖 2），其中 CIN1 系列放置在 μModule 穩(wěn)壓器正下方的底層。The ?Module V在GND BGA 引腳連接到 CIN1 系列直接通過過孔。這些連接在演示板上提供最短的熱回路路徑。第二個熱回路是垂直熱回路 2（圖 3），其中 CIN2仍位于底層，但移至 μModule 穩(wěn)壓器的側面區(qū)域。因此，與垂直熱回路 1 相比，熱回路中增加了額外的 PCB 走線，預計 ESL 和 ESR 會更大。第三個熱回路選項是水平熱回路（圖 4），其中 CIN3放置在靠近 μModule 穩(wěn)壓器的頂層。The ?Module V在GND 引腳連接到 CIN3穿過頂層銅，不穿過過孔。盡管如此，V在頂層的銅寬受另一個引腳的限制，導致與垂直熱回路 1 相比，環(huán)路阻抗增加。表 1 比較了 FastHenry 提取的熱回路的 PCB ESR 和 ESL。正如預期的那樣，垂直熱回路 1 具有最低的 PCB ESR 和 ESL?！　榱藢嶒烌炞C不同熱回路中的 ESR 和 ESL，演示板效率和 V在測試了 12 V 至 1 V CCM 操作時的交流紋波。理論上，較低的 ESR 會導致更高的效率，而較小的 ESL 會導致較高的 V西 南部振鈴頻率和較低的 VIN 紋波幅度。圖 5a 顯示了測得的效率。垂直熱回路 1 提供對應于最低 ESR 的最高效率。水平熱回路和垂直熱回路 1 之間的損耗差也是根據(jù)提取的 ESR 計算的，這與圖 5b 所示的測試結果一致。V 形在圖 5c 中的 HF 紋波波形是在 C 之間進行測試的在.水平熱回路具有更高的 V在紋波幅度和較低的振鈴頻率，從而驗證了與垂直熱回路 1 相比更高的環(huán)路 ESL。此外，由于環(huán)路 ESR 較高，水平熱回路中的 VIN 紋波比垂直熱回路 1 中的 VIN 紋波衰減得更快。此外，較低的 VIN 紋波可降低 EMI 并允許更小的 EMI 濾波器尺寸。

　　圖 2.垂直熱回路 1：（a） 頂視圖和 （b） 側視圖。圖片由 Bodo's Power Systems 提供

　　圖 3. 垂直熱回路 2：（a） 頂視圖和 （b） 側視圖。圖片由 Bodo's Power Systems 提供 

　　圖 4.水平熱回路：（a） 頂視圖和 （b） 側視圖。圖片由 Bodo's Power Systems 提供 
　　熱回路 PCB ESR 和 ESL 與 MOSFET 的尺寸和位置
　　對于分立設計，功率 FET 的布局和封裝尺寸也會對熱回路 ESR 和 ESL 產(chǎn)生重大影響。本節(jié)對具有功率 FET M1 和 M2 以及去耦電容器 CIN 的典型半橋熱回路進行建模和研究。如圖 6 所示，比較了流行的功率 FET 封裝尺寸和放置位置。表 2 顯示了每種情況下提取的 ESR 和 ESL。
　　情況 （a） 至 （c） 介紹了三種常用的功率 FET 布局，采用 5 mm × 6 mm MOSFET。熱回路的物理長度決定了寄生阻抗。因此，情況 （b） 中的 90° 形狀放置和情況 （c） 中的 180° 形狀器件放置都會導致 ESR 降低 60% 和 ESL 降低 80%，因為與情況 （a） 相比，環(huán)路路徑更短。由于 90° 形狀放置顯示出好處，因此根據(jù)案例 （b） 研究了更多案例，以進一步降低環(huán)路 ESR 和 ESL。在情況 （d） 中，一個 5 mm × 6 mm MOSFET 被兩個并聯(lián)的 3.3 mm × 3.3 mm MOSFET 取代。由于更小的 MOSFET 尺寸，環(huán)路長度進一步縮短，從而使環(huán)路阻抗降低 7%。在情況 （e） 中，當在熱回路層下放置接地層時，與情況 （d） 相比，熱回路 ESR 和 ESL 進一步降低了 2%。原因是在接地層上產(chǎn)生渦流，感應出相反的磁場，等效地降低了環(huán)路阻抗。在情況 （f） 中，另一個熱回路層被構造為底層。如果兩個并聯(lián)的 MOSFET 對稱地放置在頂層和底層，并通過過孔連接，則由于并聯(lián)阻抗，熱回路 PCB ESR 和 ESL 的降低更加明顯。因此，在頂層和底層具有對稱 90° 形狀或 180° 形狀布局的較小尺寸器件可實現(xiàn)最低的 PCB ESR 和 ESL?！　”?1.使用 FastHenry 在不同熱回路中提取 PCB ESR 和 ESL

　　熱循環(huán)ESR （ESR1+ ESR2） 在 600 kHz 時 （mΩ）ESL （ESL1+ ESL 英語2） 在 200 MHz 時 （nH）
　　垂直熱回路 10.70.54
　　垂直熱回路 22.51.17　　水平熱回路3.30.84

　　圖 5. 演示板測試結果：（a） 效率，（b） 水平環(huán)路和垂直環(huán)路 1 之間的損耗差，以及 （c） M1 在 15 A 輸出下開啟期間的 VIN 紋波。圖片由 Bodo's Power Systems 提供 [PDF]