高速大深度新型FIFO存儲器IDT72V3680的應(yīng)用

，這樣就可實現(xiàn)先進(jìn)先出功能。讀寫操作一般會自動訪問存儲器中連續(xù)的存儲單元。從fifo中讀出的數(shù)據(jù)順序與寫入的順序相同，而地址的順序則在內(nèi)部已經(jīng)預(yù)先定義好，因此，對fifo芯片的操作不需要額外的地址信息。另外，fifo芯片還能提供對讀／寫指針的復(fù)位功能。這些結(jié)構(gòu)上的特點使fi－fo的應(yīng)用大大簡化了電路的復(fù)雜程度，提高了系統(tǒng)的可靠性和穩(wěn)定性。由于微電子技術(shù)的飛速發(fā)展，新一代fifo芯片的容量越來越大，體積也越來越小，價格越來越便宜，因而將在高性能、低功耗、快速數(shù)據(jù)處理系統(tǒng)中發(fā)揮越來越重要的作用。2 idt72v3680簡介2．1 idt72v3680功能特點 idt72v3680屬于idt公司的高密度supersynctmⅱ36位系列存儲器idt72v3640～3690中的一種，其存儲結(jié)構(gòu)為16，384×36。這一系列cmos工藝的fifo（先入先出）芯片具有極大的深度。其基本功能特點如下： ●對讀／寫口都可進(jìn)行靈活的總線寬度設(shè)置，可選擇不同的輸入／輸出數(shù)據(jù)線寬度（可在36 in 36 out；36 in 18 out；36in 9 out；18 in 36 out；9in 36 out中選擇）；

CPLD在合成孔徑雷達(dá)目標(biāo)模擬視頻板設(shè)計中的應(yīng)用

出fifo讀允許信號ren。此后cpld將該fifo空狀態(tài)通過useri(not ef)信號通知pci9056，進(jìn)而通知上位機應(yīng)用軟件，啟動dma送下一組回波數(shù)據(jù)。另一方面，cpld還通過prs信號，對fifo進(jìn)行讀寫指針復(fù)位，避免出錯。具體時序仿真結(jié)果如圖2所示。后續(xù)電路后續(xù)器件包括倍頻芯片、fifo芯片、dac和濾波器等，均由cpld對之進(jìn)行邏輯控制。倍頻芯片選用的是cypress公司的3.3v、125mhz、多路輸出零延遲緩沖芯片z9973，它可以實現(xiàn)多種倍頻和分頻的功能。fifo芯片采用idt72v3680，其寫時鐘(wclk)為66mhz，保持和pci9056本地端同步，由板上66mhz晶振提供。讀時鐘為系統(tǒng)工作時鐘(210mhz、70mhz)的一半，由z9973倍頻后得到。為保證fifo的數(shù)據(jù)不產(chǎn)生混亂，系統(tǒng)控制讀和寫分時進(jìn)行。32位數(shù)據(jù)總線一次傳輸兩對i、q數(shù)據(jù)， dac同時讀取一對i、q數(shù)據(jù)，可確保同步。當(dāng)cpld給fifo一個ren(讀允許)指令后，數(shù)據(jù)由fifo的32位輸出端分兩路(i/q)、每路16位輸入到一個雙端口dac,經(jīng)過d/a轉(zhuǎn)換后得到輸出為2~20ma的差分電流，然后用一個

IDT72V3680芯片的內(nèi)部結(jié)構(gòu)介紹

idt72v3680屬于idt公司的高密度supersynctmⅱ36位系列存儲器idt72v3640～3690中的一種，其存儲結(jié)構(gòu)為16，384×36。這一系列cmos工藝的fifo（先入先出）芯片具有極大的深度。 其基本功能特點如下： 對讀／寫口都可進(jìn)行靈活的總線寬度設(shè)置，可選擇不同的輸入／輸出數(shù)據(jù)線寬度（可在36 in 36 out；36 in 18 out；36in 9 out；18 in 36 out；9in 36 out中選擇）； 重傳操作延時很低且固定； 首字的寫入到讀出的延時很低且固定； 數(shù)據(jù)密度高達(dá)1mbit； 操作時鐘可達(dá)166mhz； 可選大／小字節(jié)排列格式； 主復(fù)位方式可提供fifo整體清零，部分復(fù)位只清掉存儲數(shù)據(jù)，但保留可編程設(shè)置項； 幾乎空／滿標(biāo)志置位或無效操作可選擇同步或異步時間模式； 具有兩種時間工作模式，分別為idt標(biāo)準(zhǔn)模式（采用和標(biāo)志位）和fwft首字直傳模式（采用標(biāo)志位）； 讀寫操作采用獨立時鐘，并可異步操作； 采用tqfp（128引腳）和pbga（144引腳）兩種封裝形式，其中pbga

合成孔徑雷達(dá)成像系統(tǒng)逆存儲轉(zhuǎn)置器的DSP設(shè)計

址為a0～a9。dsp的emifa口ce0、ce1輸出信號分別接sdram的bank選擇管腳s0、s1。即如果sdram的bank只有一個，則只有s0有效，這樣sdram只占用dsp的emifa口ce0空間，如果sdram的bank有兩個，則占用dsp的emifa口ce0、ce1空間。 4.2 輸入/輸出fifo dsp的emifa口ce2/ce3空間分別控制輸入fifo和輸出fifo。輸入fifo采用idt公司的idt72v3670（8k×36bit），輸出fifo采用idt公司的idt72v3680（16k×36 bit），封裝形式為tqfp，128pin。fifo的設(shè)計采用同步方式讀寫，但是利用0ω電阻等效的短接線設(shè)計方式，也可以工作在異步模式下，fifo控制信號通過cpld做譯碼。 ictm模塊用于讀寫操作的64bit fifo采用用兩個32bit的fifo并連實現(xiàn)，利用fifo深度來做等效的輸入、輸出“乒乓”操作。其中輸出只用到一片fifo，另外一片為將來大數(shù)據(jù)量的處理預(yù)留空間。 4.3 cpld和hpi ictm模塊各功能單元的電路狀態(tài)、時序控制以及i/o接口控制都

IDT72V3680芯片的內(nèi)部結(jié)構(gòu)介紹

     IDT72V3680屬于IDT公司的高密度supersyncTMⅡ36位系列存儲器IDT72V3640～3690中的一種，其存儲結(jié)構(gòu)為16，384×36。這一系列CMOS工藝的FIFO（先入先出）芯片具有極大的深度。

　　其基本功能特點如下...

高速大深度新型FIFO存儲器IDT72V3680的應(yīng)用

 1 FIFO概述
　　
　　FIFO芯片是一種具有存儲功能的高速邏輯芯片，可在高速數(shù)字系統(tǒng)中用作數(shù)據(jù)緩存。FIFO通常利用雙口RAM和讀寫地址產(chǎn)生模塊來實現(xiàn)其功能。FIFO的接口信號包...