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當(dāng)前位置:維庫(kù)電子市場(chǎng)網(wǎng)>IC>ep1s25f672c7 更新時(shí)間:2025-10-21 10:01:57

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ep1s25f672c7價(jià)格行情

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歷史最低報(bào)價(jià):¥44.0000 歷史最高報(bào)價(jià):¥3000.0000 歷史平均報(bào)價(jià):¥1415.6923

ep1s25f672c7中文資料

  • 導(dǎo)航接收機(jī)中Farrow濾波器的設(shè)計(jì)與FPGA實(shí)現(xiàn)

    能,從而極大的方便了程序的調(diào)試。因此,本文采用quartusii來(lái)編譯仿真。 該仿真的輸入時(shí)鐘clk_in為50mhz,輸出時(shí)鐘clk_out為25mhz。x[8..0]為輸入數(shù)字信號(hào),時(shí)間間隔為1/50mhz,另外,在仿真時(shí)還假定mu[7..0]為固定值,y為經(jīng)過(guò)抽取濾波器后的輸出值,時(shí)間間隔為1/25mhz。仿真結(jié)果證明:該設(shè)計(jì)完全可以實(shí)現(xiàn)抽樣率由50mhz降為25mhz的速率轉(zhuǎn)換。 2.3芯片選型和驗(yàn)證 本導(dǎo)航接收機(jī)整個(gè)基帶處理模塊選用altera公司stratix系列的ep1s25f672c7芯片。該芯片采用1.5v內(nèi)核,0.13um工藝,含有25660個(gè)邏輯單元,內(nèi)嵌三種ram塊(m512,m4k,mram),ram總?cè)萘繛?6kb,引腳為672個(gè),最大可用i/o引腳為582個(gè)。經(jīng)過(guò)編譯,該濾波器僅占用305個(gè)邏輯單元,占整個(gè)邏輯芯片資源的2%。通過(guò)byteblastermv下載電纜適配程序到fpga中進(jìn)行測(cè)試證明。其測(cè)試結(jié)果完全滿足設(shè)計(jì)要求。 3結(jié)束語(yǔ) 本文討論了在導(dǎo)航接收機(jī)中采用軟件無(wú)線電技術(shù)進(jìn)行抽樣速率變換的抗混疊濾波器的設(shè)計(jì)方法,采用該方法設(shè)計(jì)的基于farrow

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