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能完全滿足高速數(shù)字信號(hào)算是系統(tǒng)的設(shè)計(jì)要求。 1 stratix系列器件的主要特性 同其它含有嵌入式fir core的cpld相比較,stratix系列cpld采用了1.5v內(nèi)核,0.13μm全銅工藝,由quartusii 2.0以上版本軟件支持,可以重復(fù)編程,通過(guò)jtag接口或者eprom加載程序,內(nèi)部有dsp模塊、pll、大帶寬高速i/o接口和大容量存儲(chǔ)模塊。主要內(nèi)部資源參見(jiàn)表1。表1 stratix器件內(nèi)部資源表 內(nèi)部資源 ep1s10 ep1s20 ep1s25 ep1s30 ep1s40 ep1s60 ep1s80 ep1s120 邏輯單元 10,570 18,460 25,660 32,470 41,250 57,120 79,040 114,140 m512 ram模塊 94 194 224 295 384 574 767 1,118 m4k ram模塊 60 82 138 171 183 292 364 520 megaram模塊 1 2 2 4 4 6 9 12