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一種復(fù)數(shù)浮點(diǎn)協(xié)方差矩陣的設(shè)計(jì)和實(shí)現(xiàn)
的矩陣?yán)奂印＠奂忧辶阈盘栍蓵r(shí)序控制器給出，當(dāng)所有的快拍采樣點(diǎn)運(yùn)算都結(jié)束之后，數(shù)據(jù)緩存器輸出累加結(jié)果(即協(xié)方差矩陣的運(yùn)算結(jié)果)，同時(shí)控制器送出一個(gè)清零信號，清零121階數(shù)據(jù)緩存器。 2 仿真結(jié)果可編程邏輯設(shè)計(jì)有許多內(nèi)在規(guī)律可循，其中一項(xiàng)就是面積和速度的平衡與互換原則。面積和速度是一對對立統(tǒng)一的矛盾體，要求一個(gè)設(shè)計(jì)同時(shí)具備設(shè)計(jì)面積最小，運(yùn)行頻率最高，這是不現(xiàn)實(shí)的。于是基于面積優(yōu)先原則和速度優(yōu)先原則，本文分別設(shè)計(jì)了協(xié)方差矩陣的串行處理方案和并行處理方案，并用altera＼stratix＼ep1s20f780c7進(jìn)行板上調(diào)試。其調(diào)試結(jié)果表明，串行處理方案占用的資源是并行處理方案的1／4，但其運(yùn)算速度卻是后者的11倍。 2．1 串行處理方案仿真結(jié)果如圖5所示，clk為運(yùn)算的總控制時(shí)鐘；reset為復(fù)位控制信號，高電平有效；rd為讀使能信號，低電平有效；wr為寫使能信號，低電平有效；wr_clk為寫時(shí)鐘信號，上升沿觸發(fā)；q_clk為讀時(shí)鐘信號，上升沿觸發(fā)；ab_re(31：o)和ab_im(31：o)為乘法器輸出的實(shí)部和虛部。q_t2為矩陣乘累加模塊的同步時(shí)鐘信號；clkll，state(3：

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