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當(dāng)前位置:維庫(kù)電子市場(chǎng)網(wǎng)>IC>ds92lv18 更新時(shí)間:2025-09-01 19:49:58

ds92lv18供應(yīng)商優(yōu)質(zhì)現(xiàn)貨

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ds92lv18價(jià)格行情

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ds92lv18中文資料

  • 推動(dòng)串行互連革命

    code 可選代碼 k28.5 special code k28.5 特殊代碼 comma 逗號(hào) 位交錯(cuò) serdes 將多個(gè)輸入串行流中的位匯聚為更快的串行信號(hào)對(duì)。此類型的 serdes 以最少的布線將吞吐量最大化。 圖 3. 位交錯(cuò)串行器方框圖。 bit interleave serdes 位交錯(cuò) serdes input latch 輸入閂鎖 mux 多路復(fù)用器 嵌入式時(shí)鐘位(又稱為 開(kāi)始-停止)serdes 圖 4. ds92lv18 18 位總線 lvds 嵌入式時(shí)鐘為串行器 input latch 輸入閂鎖 mux 多路復(fù)用器 可選總線寬度 嵌入式時(shí)鐘位體系結(jié)構(gòu)可以將數(shù)據(jù)總線和時(shí)鐘串行化為一個(gè)串行信號(hào)對(duì)。兩個(gè)時(shí)鐘位,一低一高,在每個(gè)時(shí)鐘循環(huán)中內(nèi)嵌入串行數(shù)據(jù)流,對(duì)每個(gè)串行化字(word)的開(kāi)始和結(jié)束成幀(因此,為可選替代的名稱為“開(kāi)始-結(jié)束位”serdes),并且在串行流中創(chuàng)建立定期的上升邊沿。由于有效負(fù)載夾在嵌入式時(shí)鐘位之間,因此數(shù)據(jù)有效負(fù)載字寬度并不限定于字節(jié)的倍數(shù)。實(shí)際上,10 和 18 位總

  • LVDS技術(shù)在數(shù)字視頻傳輸系統(tǒng)中的應(yīng)用

    plus系列fpga基于fla-sh技術(shù),利用flash開(kāi)關(guān)保存內(nèi)部邏輯,因此不需要另外的器件。由于不需要上電配置過(guò)程,因此具備上電就立即工作的特點(diǎn)。另外高度保密,使用者可編程設(shè)置多位密鑰以阻止外界自行讀取或更改器件的配置。方案中利用apal50主要實(shí)現(xiàn)邏輯控制、a/d采樣控制、數(shù)字圖像增強(qiáng)等功能。 1.2 lvds接口電路設(shè)計(jì) lvds接口電路由串行/解串器、預(yù)加重器和均衡器等組成,主要負(fù)責(zé)lvds信號(hào)的轉(zhuǎn)換和傳輸,是整個(gè)系統(tǒng)設(shè)計(jì)的關(guān)鍵。圖2是系統(tǒng)lvds接口電路連接圖,其中串行器ds92lv18將fpga輸出的圖像數(shù)據(jù)和有關(guān)圖像的時(shí)鐘和同步信號(hào)等并行信號(hào)轉(zhuǎn)換為串行l(wèi)vds信號(hào)輸出,經(jīng)ds25brl20接口器件預(yù)加重后,傳輸給接收單元的均衡器器件ds25brll0,均衡后的lvds信號(hào)再通過(guò)解串器ds92lv18恢復(fù)成并行信號(hào)送d/a轉(zhuǎn)換器進(jìn)行數(shù)/模轉(zhuǎn)換。 1.2.1 串行/解串器 串行器和解串器采用18位高性能串行/解串器ds92lv18,其主要性能特點(diǎn):時(shí)鐘頻率15~66 mhz,可支持0.27~1.188 gb/s的有效載荷;收發(fā)一體設(shè)計(jì),內(nèi)置發(fā)射/接收數(shù)字鎖相環(huán),

  • 基于LVDS接口的PC M解碼板設(shè)計(jì)

    層和傳輸層。 (1)物理層。 lvds總線采用ds92lvl8專用接口芯片,連接構(gòu)成兩對(duì)lvds信號(hào),一對(duì)用于發(fā)送,一對(duì)用于接收。物理層在發(fā)送端將時(shí)鐘信號(hào)用18 bit/20 bit編碼方案嵌入數(shù)據(jù)中以達(dá)到高速數(shù)據(jù)率;在接收端將串行數(shù)據(jù)流中的數(shù)據(jù)和時(shí)鐘分離,然后對(duì)串行數(shù)據(jù)進(jìn)行采樣,從而在接收端恢復(fù)了串行數(shù)據(jù)。通過(guò)搜尋同步字符進(jìn)行字同步,數(shù)據(jù)流恢復(fù)到和發(fā)送端編碼后的數(shù)據(jù)流相同,該數(shù)據(jù)流再經(jīng)解碼,恢復(fù)原始數(shù)據(jù),寫(xiě)入接收端的fifo內(nèi),等待數(shù)據(jù)鏈路層的進(jìn)一步處理。 物理層除了收發(fā)器(ds92lv18芯片)和傳輸介質(zhì)(pcb走線)外的所有模塊均在fpga中實(shí)現(xiàn)。物理層結(jié)構(gòu)示意圖,如圖3所示。 lvds兩對(duì)低壓差分信號(hào)無(wú)論其傳輸介質(zhì)是電纜還是pcb走線,都必須與終端匹配,以減少不希望的電磁輻射,提供最佳的信號(hào)質(zhì)量。通常一個(gè)盡可能靠近接收端的100 ω終端電阻跨在差分線上即可提供良好的匹配。電路設(shè)計(jì)中,輸入差分線對(duì)離開(kāi)ds92lv18集成芯片后立刻盡可能地相互靠近(距離<10 mm),以保持接收器的共模抑制能力,并且兩條差分線之間的距離應(yīng)盡可能保持一致,以避免差分阻抗的不連續(xù)

  • 雷達(dá)視頻信號(hào)模擬器的硬件設(shè)計(jì)與實(shí)現(xiàn)

    背板總線傳輸至視頻信號(hào)卡。另外,fpga在其內(nèi)部開(kāi)辟緩存空間,通過(guò)usb接收上位機(jī)發(fā)送信號(hào)處理器的指令,通過(guò)同步串口將其轉(zhuǎn)為差分信號(hào)并發(fā)送至信號(hào)處理器。另外,信號(hào)處理器反饋至其相應(yīng)的狀態(tài)信息,通過(guò)fpga控制usb單片機(jī)上傳至上位機(jī),實(shí)時(shí)顯示。 2.2背板總線 該系統(tǒng)需產(chǎn)生和差三通道i,q共6路回波信號(hào),而每路信號(hào)都需將對(duì)應(yīng)的雜波、噪聲及目標(biāo)參數(shù)下載到flash存儲(chǔ)器中。由于數(shù)據(jù)量較大,且考慮到下載速度,該背板總線采用了自行設(shè)計(jì)的單環(huán)總線結(jié)構(gòu)。該結(jié)構(gòu)采用基于低壓差分信號(hào)收發(fā)器ds92lv18和低壓差分信號(hào)傳輸模擬交叉點(diǎn)開(kāi)關(guān)scan90 cp02來(lái)實(shí)現(xiàn)。通過(guò)各子卡的插拔,實(shí)現(xiàn)對(duì)scan90 cp02的邏輯控制,從而保證無(wú)論背板各擴(kuò)展槽是否有卡,整個(gè)環(huán)路都保持封閉狀態(tài)。ds92lv18的主要性能:15~66 mhz,18:1/1:18串行/解串器;收發(fā)一體設(shè)計(jì);內(nèi)置發(fā)射/接收數(shù)字鎖相環(huán);提供幀同步、幀檢測(cè)、時(shí)鐘恢復(fù)功能;可進(jìn)行單器件環(huán)路測(cè)試,器件引腳基本兼容,設(shè)有本地及線路環(huán)回模式。scan90cp02的特點(diǎn):每通道的傳輸速率達(dá)1.5 gb/s;低功耗;在雙中繼器模式下,最高速率時(shí),電

  • DS92LV18

    DS92LV18引腳圖15~66MHz 18:1/1:18串行器/解串器;線路和本地環(huán)回模式;具有嵌入式時(shí)鐘用于特殊噪聲抗擾低EIM的Robust總線LVDS串行數(shù)據(jù)傳輸;無(wú)外部編碼要求;內(nèi)部PLL,無(wú)需外部PLL元件;單+3.3V電源;具有PRBS-15模式的低功率;90mA(標(biāo)準(zhǔn)值)接收器,100mA(標(biāo)準(zhǔn)值)在56MHz時(shí);±100mV接收器輸入閾值;工業(yè)溫度范圍:-40~+85℃;大于2.0kV HBMESD;緊湊型標(biāo)準(zhǔn)80引腳LQFP封裝

ds92lv18替代型號(hào)

DS92LV16 DS92LV1224 DS92LV1212 DS92LV1023 DS92LV1021A DS92LV1021 DS92LV090A DS9107 DS90LV110 DS90LV048

DS92LV222A DS936 DS9490B DS9490R DS9502 DS9503 DS9503P DS9638 DSA362M DSE130-10A

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