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調(diào)制方案。 原理圖設(shè)計及器件選型圖2為模擬前端的結(jié)構(gòu)框圖和主要組件，該設(shè)計中的adc有兩個功能：數(shù)字化輸入信號、利用adc輸出控制pll。這種方法可減少元器件數(shù)目，縮小環(huán)路延遲時間，從而簡化設(shè)計。這里，輸入信號通過兩個12 位adc max176進行數(shù)字化處理。使用adc控制pll時需要正確選擇pll，并不是所有pll都適合該設(shè)計。這里選用motorola的mc145151 pll，因為該器件允許以并行方式裝載控制數(shù)據(jù)。mc145151也工作在設(shè)計頻率范圍內(nèi)：12.0mhz至12.5mhz。選擇1mhz晶振用于mc145151 pll，divide-by-r配置為000 (divide-by-8)。得到的pll步長是125khz (1mhz / 8 = 125khz)。pll 的divide-by-n設(shè)置為00000001100xxx。divide-by-n設(shè)置為5個數(shù)值中的一個(最后三位由adc的數(shù)字輸出設(shè)置)。得到的5個數(shù)值是96、97、98、99和100。 本設(shè)計使用minicircuits pos-25 vco，因為它在12.0mhz至12.5mhz范圍內(nèi)保持線性。
。如果線睡誤碼率較高，由于e1會頻繁失步使第二步處理根本無法進行。出于述考慮該步算法設(shè)計沒有采用狀態(tài)機保護。2.3 hdb3時鐘提取從接收的e1信號hdb3編碼中提取時鐘的原理如圖5所示。首先通過一個高速時鐘采樣hdb3的碼流（code）得到數(shù)據(jù)變化沿（edge），再根據(jù)edge位置由高速時鐘分頻出對應(yīng)的2mhz時鐘。3 電路設(shè)計整體電路結(jié)構(gòu)如圖6所示。在輸入數(shù)據(jù)緩存和消延時兩部分處理中，由于需要較大存儲空間，采用兩塊外掛的ssram。內(nèi)部處理以字節(jié)為單位，全同步電路設(shè)計，對應(yīng)以太網(wǎng)側(cè)處理速率為12.5mhz，對尖e1側(cè)時鐘為256khz（2.048mhz/8）。兩側(cè)速率匹配通過高速時鐘采樣低速時鐘完成。4 時序分析從邏輯驗證到fpga實現(xiàn)主要區(qū)別是增加了實現(xiàn)布線、引腳間的時延。使系統(tǒng)失效的時序問題主要有以下幾點：（1）輸入經(jīng)內(nèi)部邏輯到輸出的建立時間、保持時間和引腳時延大于一個時鐘周期。（2）并行處理的信號彼此之間時延過大，不能同時采樣。（3）在內(nèi)部對時鐘信號進行過多操作，引入時鐘毛刺。（4）對同一時鐘，既使用上升沿，又使用下降沿觸發(fā)，使時鐘最高頻率損失一半。（5）在交叉時鐘域中，直接采樣由另一時鐘
ms320vc54xx：pll可以÷4，÷2，×1-32，因此外部主頻可以為0.625mhz－50mhz。 tms320vc55xx：pll可以÷4，÷2，×1-32，因此外部主頻可以為6.25mhz－300mhz。 4)tms320c6000系列： tms320c62xx：pll可以×1，×4，×6，×7，×8，×9，×10和×11，因此外部主頻可以為11.8mhz－300mhz。 tms320c67xx：pll可以×1和×4，因此外部主頻可以為12.5mhz－230mhz。 tms320c64xx：pll可以×1，×6和×12，因此外部主頻可以為30mhz－720mhz 軟件等待的如何使用？ dsp的指令周期較快，訪問慢速存儲器或外設(shè)時需加入等待。等待分硬件等待和軟件等待，每一個系列的等待不完全相同。 1)對于c2000系列： 硬件等待信號為ready，高電平時不等待。 軟件等待由wsgr寄存器決定，可以加入最多7個等待。其中程序存儲器和數(shù)據(jù)存儲器及i/o可以分別設(shè)置。 2)對于c3
將數(shù)據(jù)寫入ad9833,這3個串口的最高工作頻率可以達到40mhz,易于與dsp和各種主流微控制器兼容。ad9833的工作電壓范圍為2.3v－5.5v。 ad9833還具有休眠功能,可使沒被使用的部分休眠,減少該部分的電流損耗,例如,若利用ad9833輸出作為時鐘源,就可以讓dac休眠,以減小功耗,該電路采用10引腳msop型表面貼片封裝,體積很小。 ad9833的主要特點如下： 頻率和相位可數(shù)字編程; 工作電壓為3v時,功耗僅為20mw; 輸出頻率范圍為0mhz－12.5mhz; 頻率寄存器為28位（在25mhz的參考時鐘下,精度為0.1hz）; 可選擇正弦波、三角波、方波輸出; 無需外界元件; 3線spi接口; 溫度范圍為－40℃－＋105℃。 2 ad9833的結(jié)構(gòu)及功能 2.1 電路結(jié)構(gòu) ad9833是一塊完全集成的dds（direct digital frequency synthesis）電路,僅需要1個外部參考時鐘、1個低精度電阻器和一個解耦電容器就能產(chǎn)生高達12.5mhz的正弦波。除了產(chǎn)生射頻信號外,該電路
設(shè)計和產(chǎn)生而成。該器件在許多方面有重大改進，它在性能上更適合于嵌入式測控系統(tǒng)的應(yīng)用。 1 性能特點 80296sa是在80196結(jié)構(gòu)的基礎(chǔ)上重新設(shè)計的，因此，它的指令系統(tǒng)與早期的mcs96系列單片機二進制代碼兼容，并在其基礎(chǔ)上有所增加。其管腳與80196np和80196nu的管腳兼容。它的四段指令流水線能在同一時刻分別完成四條指令的取指、譯碼、讀——運行以及運行——寫操作。外部時鐘能以最大的內(nèi)部時鐘頻率的1/2或1/4輸入來驅(qū)動器件。當運行頻率為50mhz時，可以通過管腳選擇25mhz或12.5mhz晶體來連接。80296sa的運行速度是標準的80196的5倍，是80196nu的2倍。 80296sa內(nèi)含一個512字節(jié)的內(nèi)部寄存器存儲區(qū)，分為高、低兩個區(qū)域，各占256個字節(jié)。低端的0h到17h地址區(qū)為特殊功能寄存器（sfr）。低端寄存器區(qū)可以使用指令對其直接尋址，高端寄存器區(qū)則需要使用間接尋址方式。當然，通過使用窗口寄存器方式尋址，可將高端寄存器區(qū)映象到低端寄存器區(qū)的一些相應(yīng)位置，也可以對其直接尋址。通過改變窗口可以使設(shè)計者快捷方便地進行編程。 微控制器是將微型計算機的主要部分集成在
0v、8位可編程延遲線ds1124，器件具有3線串行接口，可及聯(lián)多個器件實現(xiàn)多級可編程延遲。器件具有0.25ns的標稱延遲步進，0級的延遲為20ns，而255級的延遲為83.75ns。在工業(yè)級溫度范圍內(nèi)，ds1124具有±3ns的積分非線性(inl)-或稱為與0級和255級兩點所連成的直線的最大偏離值。ds1124所具有的高精度使其理想用于延遲大尺寸液晶顯示器(lcd)的水平同步脈沖。 ds1124是第一款可編程延遲線，并給出了輸出相對于輸入，而不是輸出基準信號的延遲容限。該器件可延遲最高12.5mhz的信號，并工作在4.75v至5.25v的電壓下。ds1124采用10引腳?max?封裝，規(guī)定工作在-40°c至+85°c工業(yè)級溫度范圍。芯片起價為$1.70 (10,000片起，美國離岸價)。
有以下特點： ⑴全數(shù)字化 sa8282與微處理器相連時，可自動適應(yīng)intel和morotola兩種總線接口，而且編程簡捷方便。其全數(shù)字化的脈沖輸出具有很高的精度和穩(wěn)定性。 ⑵工作方式靈活 sa8282具有六個標準的til電平輸出端，可以驅(qū)動逆變器的六個功率開關(guān)器件。電路的載波頻率、調(diào)制頻率、調(diào)制比、最小脈寬、死區(qū)時間等工作參數(shù)均可直接通過軟件設(shè)定，而不需要任何外接電路，從而降低了硬件成本。 ⑶工作頻率范圍寬、精度高 sa8282的三角載波頻率可調(diào)，當時鐘頻率為12.5mhz時，載波頻率最高可達24khz，輸出調(diào)制頻率最高可達4khz，輸出頻率的分辨率為12位。 3.2結(jié)構(gòu)原理 sa8282的內(nèi)部結(jié)構(gòu)和外部引腳如圖2所示。主要包括初始化命令和控制命令寄存部分、從rom中讀取及產(chǎn)生pwm調(diào)制波形部分以及三相輸出控制電路等三個功能部分。 ⑴命令寄存器初始化及控制 由總線控制、地址/數(shù)據(jù)總線、暫存器r0～r2、虛擬寄存器r3～r4及24位初始化寄存器和24位控制寄存器構(gòu)成。在工作時應(yīng)首先進行初始化，從微處理器向初始化寄存器和控制寄存器輸入控制字，進
慮信號的能量和信噪比，通帶增寬可以增強信號能量，但也會增大誤差，阻帶的截止頻率和衰減必須能夠有效地抑制高次諧波和其他高頻噪聲的干擾。本文采用的濾波器的通帶截止頻率為400khz，阻帶截止頻率為1.2mhz，阻帶衰減大于50db。 在本系統(tǒng)中，cic2、cic5和rcf的抽取率分別為2，4、1。它們的傳遞函數(shù)分別為： 值得注意的是：以上傳遞函數(shù)所對應(yīng)的采樣率是不同的，假設(shè)ad6620輸入數(shù)據(jù)的采樣率為25mhz，則hcic2對應(yīng)的采樣率為25mhz，hcic5對應(yīng)的采樣率為12.5mhz，hrcf對應(yīng)的采樣率為3.125mhz， 若要得到它們級聯(lián)后總的頻率特性，需要將它們的采樣率統(tǒng)一折算到25mhz。折算后的傳遞函數(shù)為： 硬件接口 與cpu接口 cpu采用mcf5206，與cpu接口包括3位地址線cpu_addr[2..0]、8位數(shù)據(jù)線cpu_db[7..0]、片選線/cpu_cs、讀信號cpu-rd和寫信號cpu_wr，其中，cpu的地址線需要先在pld中完成譯碼后產(chǎn)生3位地址線再送給ad6620，pld選用altera公司的acex 1k系列的ep
的廉價晶振同步，輸出時鐘相移通常低于納秒。主dpll具有精確的數(shù)字保持模式，當系統(tǒng)時鐘基準失效或者沒有接入時用于維持輸出時鐘。 ds3104可以同時產(chǎn)生總共七路輸出時鐘頻率，加上2khz和8khz的幀脈沖。各路輸出時鐘可以被鎖頻至任意一路dpll，實現(xiàn)最大的靈活性。對于sonet/sdh/synce混合線卡，器件可以同時產(chǎn)生sonet/sdh速率(例如，155.52mhz)、1g以太網(wǎng)gmii時鐘速率(125mhz)以及10g以太網(wǎng)xgmii時鐘速率(156.25mhz或312.5mhz)。所有速率均可以通過主dpll頻率鎖定到選定的系統(tǒng)時鐘。所有七路輸出時鐘，其中三路為cmos/ttl，兩路為lvds/ttl以及兩路雙cmos/ttl和lvds/lvpecl。輸出時鐘具有與輸入時鐘相同的頻率，加上高達12.5mhz的差分時鐘速率。此外，可編程同步引擎可以產(chǎn)生2khz的倍頻(最高至77.76mhz)，以及8khz的倍頻(最高至311.04mhz)，以及很多其他所需的頻率。 封裝、價格以及供貨狀況 ds3104已經(jīng)開始供貨。器件帶有spi串行總線接口，采用81引腳
i0cfg.4）在高電平有效和低電平有效的時鐘之間選擇。主器件和從器件必須被配置為使用相同的時鐘相位和極性。注意：在改變時鐘相位和極性期間應(yīng)禁止spi0（通過清除spien位，spi0cn.0）。主方式下時鐘和數(shù)據(jù)線的時序關(guān)系示于圖20.5；從方式下時鐘和數(shù)據(jù)線的時序關(guān)系示于圖20.6和圖20.7。 sfr定義20.3所示的spi0時鐘速率寄存器（spi0ckr）控制主方式的串行時鐘頻率。當工作于從方式時該寄存器被忽略。當spi被配置為主器件時，最大數(shù)據(jù)傳輸率（位/秒）是系統(tǒng)時鐘頻率的二分之一或12.5mhz（取較低的頻率）。當spi被配置為從器件時，全雙工操作的最大數(shù)據(jù)傳輸率（位/秒）是系統(tǒng)時鐘頻率的十分之一，前提是主器件與從器件系統(tǒng)時鐘同步發(fā)出sck、nss（在4線從方式）和串行輸入數(shù)據(jù)。如果主器件發(fā)出的sck、nss及串行輸入數(shù)據(jù)不同步，則最大數(shù)據(jù)傳輸率（位/秒）必須小于系統(tǒng)時鐘頻率的十分之一。在主器件只發(fā)送數(shù)據(jù)到從器件而不需要接收從器件發(fā)出的數(shù)據(jù)（即半雙工操作）這一特殊情況下，spi從器件接收數(shù)據(jù)時的最大數(shù)據(jù)傳輸率（位/秒）是系統(tǒng)時鐘頻率的四分之一，這是在假設(shè)由主器件發(fā)出sck、nss和串行
聯(lián)系人：
聯(lián)系方式：
