微控制器、微處理器和現(xiàn)場(chǎng)可編程門陣列 (FPGA) 等數(shù)字 IC 的可用性不斷增加，使開發(fā)人員能夠使用復(fù)雜的數(shù)字處理技術(shù)，而不是模擬信號(hào)調(diào)理。因此，模數(shù)轉(zhuǎn)換器 (ADC) 已成為混合信號(hào)電路中廣泛使用的組件。
　　ADC 有多種類型：逐次逼近 ADC、ΣΔ (ΣΔ) ADC、直接轉(zhuǎn)換 ADC、基于電容器充電/放電的 ADC、具有電壓頻率轉(zhuǎn)換器的 ADC 等。所有這些 ADC 都提供不同的精度特性、采樣率限制和成本點(diǎn)。
　　本文概述了選擇 ΣΔ ADC 時(shí)的三個(gè)主要設(shè)計(jì)注意事項(xiàng)。
　　Σ-Δ ADC 基礎(chǔ)知識(shí)
　　一階 ΣΔ ADC 的主要組件是：
　　積分器
　　比較器
　　1 位數(shù)模轉(zhuǎn)換器 (DAC)
　　數(shù)字濾波器　　一階 ΣΔ ADC 的簡(jiǎn)化原理圖如圖 1所示。

　　圖 1該原理圖顯示了 ΣΔ ADC 的基本構(gòu)建模塊。資料瑞薩電子
　　ΣΔ ADC 的工作原理基于積分器電容器電荷的周期性平衡。積分器線性改變其輸出，直到超過(guò)閾值。當(dāng)超過(guò)閾值時(shí)，比較器將 1 位 DAC 的狀態(tài)更改為相反狀態(tài)。這迫使積分器沿相反方向改變其輸出——向上或向下，具體取決于 DAC 輸出。然后重復(fù)該過(guò)程。比較器必須使用外部時(shí)鐘脈沖同步改變 DAC 狀態(tài)（圖 2）。
　

　

　圖 2 (A) 的 ΣΔ ADC 波形等于 V in = V dd /2，(B) V in = V dd *3/4。資料瑞薩電子

　　在一個(gè)積分器周期內(nèi)，ΣΔ ADC 可被視為低分辨率 ADC。為了獲得高分辨率的結(jié)果，必須對(duì)多個(gè)時(shí)期的數(shù)據(jù)進(jìn)行平均。這種固有的過(guò)采樣和平均功能使 ΣΔ ADC 能夠極大地降低噪聲并獲得高分辨率數(shù)據(jù)——現(xiàn)代 ΣΔ ADC 最多可提供 24 個(gè)無(wú)噪聲位。
　　比特流（同步比較器的輸出）被輸入到數(shù)字濾波器。典型的濾波器是移動(dòng)平均低通 sinc1、sinc3 或 sinc5 濾波器。
　　ΣΔ ADC 結(jié)構(gòu)
　　可配置混合信號(hào) IC 的簡(jiǎn)化結(jié)構(gòu)如圖 3所示?；?Opamp0 的積分器將輸入信號(hào)和來(lái)自 1 位 DAC 的信號(hào)相加。積分器和比較器的參考電壓為V dd /2。請(qǐng)注意，可以使用數(shù)字變阻器分壓器代替內(nèi)部 V dd A/2 基準(zhǔn)來(lái)補(bǔ)償 Opamp0 的偏移（圖 4）。 ADC 參考電壓為 ADC_V ref =V dd =V dd A。
　　　　圖 3 ΣΔ ADC 的簡(jiǎn)化結(jié)構(gòu)基于 SLG47004 可配置混合信號(hào) IC。資料瑞薩電子
　　1 位 DAC 是配置為 1x 推挽輸出引腳的 GPIO。 16 位計(jì)數(shù)器用作累加器，對(duì)模擬比較器 (ACMP) 輸出為高電平的時(shí)鐘脈沖數(shù)進(jìn)行計(jì)數(shù)。 16位計(jì)數(shù)器的計(jì)數(shù)周期為振蕩器的65536個(gè)脈沖。低電平上電信號(hào)會(huì)關(guān)閉 Opamp0、ACMP 和振蕩器。當(dāng)不使用 ADC 時(shí)，這可顯著降低SLG47004的功耗。
　　圖4數(shù)字變阻器的可選連接調(diào)整Opamp0的參考電壓。資料瑞薩電子
　　ADC 結(jié)果存儲(chǔ)在 16 位 CNT0 的當(dāng)前計(jì)數(shù)值寄存器（寄存器字節(jié) CBh、CCh）中。結(jié)果可以通過(guò) I 2 C 接口讀取?！　∪绻与娸斎霝楦唠娖剑瑒t開始轉(zhuǎn)換輸入的上升沿將啟動(dòng)采樣過(guò)程?？梢员O(jiān)視進(jìn)行中/空閑輸出以定義轉(zhuǎn)換的結(jié)束。要開始新的采樣過(guò)程，應(yīng)將上升沿重新應(yīng)用于開始轉(zhuǎn)換輸入。 ADC 的采樣率為每秒 1.95 個(gè)樣本。

　　圖 5顯示了圍繞 ΣΔ ADC 構(gòu)建的GreenPAK Designer 軟件項(xiàng)目的高級(jí)視圖。
　　圖 5 GreenPAK Designer 項(xiàng)目中的 ΣΔ ADC 基于 SLG47004 可配置混合信號(hào) IC。資料瑞薩電子
　　硬件原型波形如圖6所示。
　　圖 6 V in =1.0 V 相當(dāng)于 ADC_V ref =V dd =3.0 V的硬件原型波形。Renesas
　　精度特性
　　為了估計(jì) ADC 的精度特性，使用了外部 24 位 ΣΔ ADC。外部 ADC 配置為以 1 ksps 的速度在 16 位模式下運(yùn)行，平均采樣 128 個(gè)樣本。 SLG47004 和外部 ADC 使用相同的 3V 電壓參考。對(duì)于 SLG47004，V dd =V dd A=ADC_Vref。 SLG47004 使用變阻器分壓器為 Opamp0 提供參考。兩個(gè)數(shù)字變阻器的代碼都是 1023。
　　表1、表2和圖7顯示了比較結(jié)果。
　

　　表 1數(shù)據(jù)顯示了外部 Etalon ADC 和基于 SLG47004 的 ΣΔ ADC 的結(jié)果比較。資料瑞薩電子

　　查看 Σ-Δ ADC 器件的三種方法
　　表 2數(shù)據(jù)突出顯示了基于 SLG47004 的 ΣΔ ADC 的線性評(píng)估。資料瑞薩電子
　　　圖 7該圖突出顯示了 Etalon ADC 與基于 SLG47004 的 ΣΔ ADC 的比較。資料瑞薩電子
　　基于 SLG47004 的 ΣΔ ADC 具有穩(wěn)健的線性度（最大值 1.7 LSB）、良好的噪聲容限（一系列樣本的結(jié)果偏差為 2 LSB）以及較小的增益誤差（滿量程的 0.009%）和偏移誤差（0.5 mV） 。值得注意的是，基于 SLG47004 的 ADC 未經(jīng)過(guò)校準(zhǔn)，因此 ADC 的性能可能因芯片而異，并且可能比上面顯示的更差。為了提高性能，可以使用變阻器分壓器（Opamp0 V參考源）（圖 4）。校準(zhǔn)過(guò)程是調(diào)整 Opamp0 的 V ref分壓器輸出，以在輸入電壓 V in = ADC_V ref /2 時(shí)最小化 SLG47004 數(shù)據(jù)和 Etalon ADC 數(shù)據(jù)之間的差異。
　　擬議的 ΣΔ ADC 可用作獨(dú)立的 16 位 ADC，或與 SLG47004 混合信號(hào) IC 內(nèi)的其他模擬設(shè)計(jì)結(jié)合使用。實(shí)現(xiàn) ADC 所需的內(nèi)部資源包括 1 個(gè)運(yùn)算放大器、1 個(gè) ACMP、1 個(gè) GPIO 以及一些由振蕩器提供時(shí)鐘的邏輯組件。所提出的 ΣΔ ADC 具有低采樣率 (1.95 sps)，但具有良好的精度特性（0.5 mV 偏移誤差、0.009% 增益誤差和 2 LSB 最大 INL）以及良好的抗噪性。