些以更高速度運(yùn)行的眾多時(shí)鐘使噪聲和干擾成為可靠系統(tǒng)運(yùn)行的一大問題。在本文中，我們將討論精心設(shè)計(jì)的集中式時(shí)鐘源如何使用可編程時(shí)鐘發(fā)生器來(lái)解決時(shí)序設(shè)計(jì)問題，同時(shí)最大限度地減少信號(hào)衰減并防止噪聲干擾。
　　除了系統(tǒng)性能之外，更快的上市時(shí)間、更低的總體成本、更簡(jiǎn)單的庫(kù)存管理和更少的未來(lái)升級(jí)投資等因素也是選擇時(shí)序解決方案的主要決策因素。因此，商品化設(shè)計(jì)方法被廣泛采用，以便大量重復(fù)使用研發(fā) (R&D) 資金，并提供靈活性以快速適應(yīng)未來(lái)的平臺(tái)變化?；阪i相環(huán) (PLL) 技術(shù)的可編程時(shí)鐘發(fā)生器可以提升這些業(yè)務(wù)能力?！　∽鳛閿?shù)字媒體系統(tǒng)的示例，圖 1 示出了 IP 機(jī)頂盒的框圖。

　　圖 1：IP 機(jī)頂盒時(shí)鐘樹
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　　該系統(tǒng)有三種類型的功能模塊：
　　1）核心處理器——DSP（例如Davinci）、ASIC或FPGA；
　　2）音頻編解碼器；
　　3）接口。
　　有十多個(gè)模塊需要不同頻率的參考時(shí)鐘。其他數(shù)字媒體系統(tǒng)（如高清電視 LCD 面板）具有類似的時(shí)序復(fù)雜性。
　　傳統(tǒng)晶體振蕩器方法
　　傳統(tǒng)上，參考時(shí)鐘是用晶體振蕩器在本地生成的（圖 1a）。這種方法的優(yōu)點(diǎn)是可以將時(shí)鐘源放置在非常靠近其驅(qū)動(dòng)的組件的位置，以簡(jiǎn)化布線。此外，它不易受干擾，因此具有更好的信號(hào)完整性。
　　此外，不同供應(yīng)商提供的標(biāo)準(zhǔn)頻率種類繁多，使得單價(jià)非常低（每臺(tái)成本遠(yuǎn)低于 0.50 美元）。但是，隨著端口或模塊數(shù)量的增加，我們?cè)谑褂眠@種“本地”方法時(shí)會(huì)遇到一些明顯的缺點(diǎn)。
　　累計(jì)晶體成本會(huì)上升，尤其是當(dāng)需要 40 MHz 以上的頻率時(shí)。隨著制造成本的增加，高頻晶體振蕩器的成本很容易超過(guò) 1.00 美元。晶體所需的電路板空間也會(huì)增加。此外，無(wú)法同步模塊之間的時(shí)序。
　　對(duì)于某些設(shè)計(jì)來(lái)說(shuō)，當(dāng)調(diào)試變得困難時(shí)，這種情況是不可取的。更重要的是，這種離散時(shí)鐘解決方案靈活性很差，使得系統(tǒng)難以重新配置參考時(shí)鐘以進(jìn)行測(cè)試、接口電源管理、以后升級(jí)或降級(jí)端口或模塊，以及在多個(gè)平臺(tái)上重復(fù)使用。
　　基于石英的設(shè)備故障率較高。晶體容易老化（每年±2 至±5 ppm）。頻率隨溫度漂移。整個(gè)電路板的溫度分布不均勻會(huì)導(dǎo)致頻率之間出現(xiàn)不同的漂移量。顯然，晶體數(shù)量的增加會(huì)增加故障率，并需要更多的認(rèn)證工作。這也意味著成本增加。
　　從采購(gòu)角度來(lái)看，減少不同元件的數(shù)量具有明顯的好處。這提高了上市時(shí)間和交付方面的競(jìng)爭(zhēng)優(yōu)勢(shì)，并且在將同一器件用于多個(gè)批量設(shè)計(jì)時(shí)提供了更大的議價(jià)能力。這些缺點(diǎn)使得分立晶體振蕩器方法不受歡迎。
　　基于 PLL 的集成可編程時(shí)鐘的優(yōu)勢(shì)
　　本地晶體方法的替代方法是使用集成可編程時(shí)鐘發(fā)生器（圖 1b）。本例中使用了 CDCE949 和 CDCE913。CDCE949 最多可以生成九個(gè)不同的時(shí)鐘，而 CDCE913 最多可以生成三個(gè)不同的時(shí)鐘。這種集中式方法大大減少了分立板元件的數(shù)量，包括晶體以及使用分立晶體時(shí)用于電平轉(zhuǎn)換的設(shè)備。
　　基于 PLL 的時(shí)鐘發(fā)生器通常包括四個(gè)主要功能塊：
　　1）用于任意速率頻率生成的多個(gè) PLL；
　　2）輸入電路；
　　3）輸出緩沖器；
　　4）可編程控制塊（I2C、SPI、EEPROM 或引腳控制）。
　　除了產(chǎn)生正確的頻率外，集成解決方案還可以實(shí)現(xiàn)許多功能來(lái)提高系統(tǒng)性能。最明顯的好處是靈活性。
　　當(dāng) PLL 以小數(shù) N 分頻模式運(yùn)行時(shí)，它只需要一個(gè)非常低成本的標(biāo)準(zhǔn)晶體作為輸入，并生成寬范圍內(nèi)的任何頻率。例如，CDCE949 支持從DC到 230 MHz 的輸出頻率。使用多個(gè) PLL，您只需使用一個(gè)設(shè)備即可以同步方式生成所有所需頻率。當(dāng)發(fā)生頻率漂移時(shí)，PLL 可確保所有輸出都朝同一方向漂移。更少的設(shè)備意味著更高的可靠性、更低的成本和更好的庫(kù)存控制。
　　這些時(shí)鐘發(fā)生器提供的可編程性有助于不同的開發(fā)階段。在原型設(shè)計(jì)期間，可以通過(guò) I 2 C、SPI 或 SMbus 等方式動(dòng)態(tài)調(diào)整頻率。一旦設(shè)計(jì)確定，可以通過(guò) EEPROM、控制引腳或金屬掩模更改來(lái)維護(hù)設(shè)置，以最大限度地降低批量生產(chǎn)期間的成本。當(dāng)將來(lái)需要更改時(shí)，可以對(duì)同一設(shè)備進(jìn)行重新編程，而無(wú)需更改電路板布局。
　　然而，當(dāng)使用集成時(shí)鐘發(fā)生器時(shí)，在電路板上分配具有良好信號(hào)完整性的時(shí)鐘可能是一個(gè)挑戰(zhàn)。通常，主板或媒體系統(tǒng)的時(shí)鐘走線長(zhǎng)度在 3 到 9 英寸范圍內(nèi)。對(duì)于這種走線長(zhǎng)度，LVCMOS 信號(hào)可以以高達(dá) 200 到 300 MHz 的頻率運(yùn)行。兩個(gè)實(shí)際問題是：
　　1）抖動(dòng)：盡量減少由于長(zhǎng) PCB 走線導(dǎo)致的上升/下降時(shí)間劣化，以保持接收器處良好的抖動(dòng)性能
　　2）EMI：防止同一板上的時(shí)鐘信號(hào)之間耦合的噪聲干擾。
　　最大限度地減少信號(hào)衰減，提高抖動(dòng)性能
　　時(shí)鐘信號(hào)的上升/下降沿需要很銳利，以實(shí)現(xiàn)低抖動(dòng)性能。這意味著邊緣由許多高頻分量組成。電路板走線材料具有衰減效果，其作用類似于低通濾波器。頻率越高、走線越長(zhǎng)，衰減量就越大。當(dāng)信號(hào)到達(dá)接收器時(shí)，不同的頻率分量會(huì)以不同的方式衰減，導(dǎo)致邊緣失真，使其更容易受到抖動(dòng)的影響?！　p少上升/下降時(shí)間惡化的一個(gè)簡(jiǎn)單有效的方法是通過(guò)源和接收器的阻抗匹配。圖 2 描述了通過(guò)在驅(qū)動(dòng)器（或時(shí)鐘輸出引腳）和接收器的輸入引腳之間插入終端電阻 Rs 來(lái)實(shí)現(xiàn)阻抗匹配的兩種不同情況。

　　圖 2：點(diǎn)對(duì)點(diǎn)和多點(diǎn)的阻抗匹配
　?。c(diǎn)擊圖像放大）
　　圖 2a 是點(diǎn)對(duì)點(diǎn)的情況，圖 2b 是多點(diǎn)的情況。50 Ω 走線通常用于高速信號(hào)傳輸。已知驅(qū)動(dòng)器的上拉和下拉等效阻抗通常在 15 至 20 Ω 范圍內(nèi)，R s的值 計(jì)算如下：
　　1) 對(duì)于點(diǎn)對(duì)點(diǎn)：R s =Z o -R o，其中R o 是驅(qū)動(dòng)器等效阻抗
　　2) 對(duì)于多點(diǎn)：R s =Z o -N×R o，其中R o 是驅(qū)動(dòng)器等效阻抗，N是接收器的數(shù)量。
　　終端電阻 Rs 應(yīng)靠近驅(qū)動(dòng)器放置，K 應(yīng)小于一英寸。對(duì)于低于 40 MHz 的時(shí)鐘頻率，經(jīng)驗(yàn)數(shù)據(jù)顯示，LVCMOS/LVTTL 的最大走線長(zhǎng)度 L 可達(dá) 13 英寸，具體取決于負(fù)載條件。
　　對(duì)于 100 MHz 左右的時(shí)鐘頻率，走線的最大長(zhǎng)度可達(dá) 9 英寸。當(dāng)頻率更高時(shí)，時(shí)鐘走線長(zhǎng)度應(yīng)進(jìn)一步縮短。K、L 和 R s的最佳值 可以通過(guò)實(shí)驗(yàn)或仿真進(jìn)一步調(diào)整，以包括寄生影響。如果驅(qū)動(dòng)器和接收器距離不超過(guò)兩英寸，則不需要 R s。