電源開關(guān)通常分布在器件指狀物和 VIA 陣列中，并帶有較大的金屬布線以限制金屬電阻。這種布線可能包括分布在多個金屬層中的數(shù)百萬個 VIA，這可能并不罕見。這使得開發(fā)一個簡單的簡化電阻模型變得具有挑戰(zhàn)性。結(jié)合寄生參數(shù)提取和仿真工具可以利用強(qiáng)大的方法來模擬這些寄生參數(shù)。設(shè)計人員應(yīng)該意識到，建模準(zhǔn)確性通常會受到寄生參數(shù)提取速度和仿真時間的影響。通過以下建議，設(shè)計人員可以對集成電源開關(guān)的電路驗證準(zhǔn)確性有更大的信心。
　　寄生參數(shù)提取工具
　　當(dāng)使用寄生提取工具來模擬布線電阻時，可以使用各種 VIA 減少技術(shù)來限制其寄生網(wǎng)表的大小和復(fù)雜性。使用提取工具時必須小心，不要過度簡化等效寄生電路。例如，考慮圖 1 中從點 A 到點 B 的基本金屬和 VIA 陣列網(wǎng)絡(luò)電阻：
　　圖 1：10 Ω 點 A 至點 B 等效電阻
　　圖 1 中 A 點到 B 點的等效電阻為 10 Ω 。但是，寄生提取工具提供的默認(rèn) VIA 減少技術(shù)可能會將這些平行 VIA 組合成位于陣列中點的“超級 VIA”。圖 2 中所示的這種 VIA 減少技術(shù)可產(chǎn)生 15 Ω 的等效電阻：
　　圖 2
　　　圖 2：15 Ω 點 A 至點 B 等效電阻
　　圖 2 中的基本 VIA 減少示例與圖 1 中的實際網(wǎng)絡(luò)電阻相比，等效電阻相差 50%。設(shè)計人員必須理解并仔細(xì)權(quán)衡等效寄生網(wǎng)絡(luò)表的準(zhǔn)確性和大小之間的權(quán)衡。對于使用數(shù)百萬個 VIA 的集成電源開關(guān)，可能需要額外的時間來創(chuàng)建準(zhǔn)確的寄生模型。因此，建議在寄生提取期間禁用 VIA 減少。
　　此外，寄生參數(shù)提取工具通常提供最小電阻閾值，這樣小于特定值的電阻器就可以被忽略或減小/簡化。雖然此選項有助于限制寄生網(wǎng)絡(luò)表的大小，但這種減小會犧牲準(zhǔn)確性。集成電源開關(guān)通常會嘗試?yán)脤捊饘佘壍篮痛笮?VIA 陣列，從而導(dǎo)致非常小的電阻分布在非常大的網(wǎng)絡(luò)上。準(zhǔn)確的寄生參數(shù)提取需要考慮大量非常小的電阻。
　　仿真工具
　　同樣，在對電源開關(guān)進(jìn)行寄生驗證模擬時，高級模擬工具可以忽略低于最小電阻閾值的電阻。同樣，設(shè)計人員應(yīng)該考慮準(zhǔn)確性和模擬速度之間的權(quán)衡。分布在大型網(wǎng)絡(luò)上的小電阻可能加起來足以抵消模擬結(jié)果的準(zhǔn)確性。因此，建議設(shè)置較低的（或 0 Ω）最小電阻閾值。此外，將模擬公差縮小到模擬結(jié)果準(zhǔn)確性變化可以忽略不計的程度。
　　仿真工具還可以提供專有的高級算法來幫助縮短仿真時間。盡管這些算法有時被宣傳為精確、高性能的仿真選項，但它們通常通過以最小電阻閾值簡化網(wǎng)表的復(fù)雜性來縮短仿真時間。與之前對這些電路縮減技術(shù)的擔(dān)憂類似，高級仿真算法可能會降低寄生仿真模型的準(zhǔn)確性。建議使用原生 SPICE 仿真算法來保持仿真結(jié)果的準(zhǔn)確性。