在電子電路中，電容對信號上升沿有著不可忽視的影響。下面我們將詳細(xì)探討負(fù)載電容（IO 電容）以及線路中途容性負(fù)載對信號上升沿的具體影響。

負(fù)載電容（IO 電容）Cin 對信號上升沿的影響

任何芯片的 IO 都存在輸入電容，一般約為 2pf，再加上寄生電容，大約為 3pf。這個(gè)電容可看作負(fù)載電容，當(dāng)高速信號在該電容上建立電壓時(shí)，就相當(dāng)于給電容充電。電容的充電公式為：

當(dāng) t = RC 時(shí)，Vt = 0.63Vu；當(dāng) t = 2RC 時(shí)，Vt = 0.86Vu；當(dāng) t = 3RC 時(shí)，Vt = 0.95Vu；當(dāng) t = 4RC 時(shí)，Vt = 0.98Vu；當(dāng) t = 5RC 時(shí)，Vt = 0.99Vu。

我們平時(shí)所說的時(shí)間常數(shù) τe 是指電容兩端電壓從 0V 上升到 1 - 1/e = 1 - 37% = 63% 所需的時(shí)間（e = 2.71828），即：

利用上述公式，可計(jì)算出信號上升時(shí)間從 10% 到 90% 所需要的時(shí)間為：

若傳輸線阻抗為 50Ω，Cin = 3pf，則 τ10 - 90 = 0.33ns。當(dāng)信號的上升時(shí)間小于 0.33ns 時(shí)，電容的充放電效應(yīng)會(huì)對信號的上升時(shí)間產(chǎn)生影響；當(dāng)信號的上升時(shí)間大于 0.33ns 時(shí)，該電容會(huì)使信號上升時(shí)間增加約 0.33ns。負(fù)載電容對信號上升沿的直接影響便是延長了上升時(shí)間，如下圖所示：

線路中途容性負(fù)載對信號的影響

測試焊盤、過孔、封裝引線或者連接到互連線中途的短樁線等，都存在寄生電容，這些寄生電容相當(dāng)于容性負(fù)載，通常為 pf 級別。

假設(shè)這些容性負(fù)載導(dǎo)致阻抗突變?yōu)?25Ω，那么當(dāng)信號傳輸?shù)酱颂帟r(shí)，會(huì)有負(fù)的信號被反射，使得入射信號降低。當(dāng)信號到達(dá)負(fù)載端后返回，在該點(diǎn)又會(huì)有負(fù)的信號返回到負(fù)載端。從波形上看，會(huì)出現(xiàn)信號幅度下降、下沖、振鈴以及上升時(shí)間增加等現(xiàn)象。

假設(shè)上升沿是線性的，dV/dt = V/Tr。如果 C 很小，則 Zcap 很大，若遠(yuǎn)遠(yuǎn)大于 50Ω，那么與傳輸線的阻抗并聯(lián)時(shí)，幾乎不會(huì)影響整個(gè)傳輸線阻抗。若 Zcap 的值與傳輸線相當(dāng)，它與傳輸線 50Ω 并聯(lián)后，會(huì)形成比 50Ω 小的阻抗，從而引起信號完整性問題。

經(jīng)驗(yàn)法則表明，當(dāng) Zcap > 5x50Ω 時(shí)，就不會(huì)引起信號完整性問題。將其帶入上述公式可得：

即：

假設(shè)上升時(shí)間是 1ns，則允許的電容量為 4pf；如果上升時(shí)間是 0.25ns，則允許的電容量是 1pf。

容性突變對信號上升時(shí)間的影響有一個(gè)經(jīng)驗(yàn)公式：對于 50Ω 傳輸線，2pf 容性突變會(huì)使傳輸信號的 10 - 90% 上升時(shí)間增加約 50x2pf = 100ps，50% 門限的延遲累加約為 0.5x50x2pf = 50ps。50% 門限的延遲被稱為延遲累加，用它來衡量電容突變對延遲的影響更為準(zhǔn)確。下面的仿真結(jié)果基本能與該經(jīng)驗(yàn)公式相吻合：

要想降低電容突變對信號上升沿的影響，若無法降低電容，就只能降低傳輸線阻抗了。