將 SAR ADC 與電容式 DAC 耦合是一種流行的方法，可實(shí)現(xiàn) 5G 無(wú)線(xiàn)接收器所需的中等分辨率和速度的高能效轉(zhuǎn)換。結(jié)合流水線(xiàn)、交錯(cuò)和數(shù)字校準(zhǔn)等技術(shù)，已經(jīng)展示了精度高達(dá) 12 位 ENOB（有效位數(shù)）和數(shù)百 MHz 速度的混合 ADC。憑借這些特性，這些 ADC 可以提供 5G 應(yīng)用所需的吞吐量。
    雖然 ADC 本身非常節(jié)能，但它也對(duì)其周?chē)碾娐诽岢隽藝?yán)格的限制，尤其是在涉及參考電壓時(shí)。事實(shí)上，DAC 從參考中汲取與信號(hào)相關(guān)的電荷——這是所有實(shí)現(xiàn)電容式 DAC 的逐次逼近寄存器 (SAR) ADC 的共同特征。如果不采取措施來(lái)穩(wěn)定該參考電壓，就會(huì)產(chǎn)生參考電壓的信號(hào)相關(guān)調(diào)制，這會(huì)在 ADC 輸出端表現(xiàn)為諧波失真。
    傳統(tǒng)的解決方案包括以面積和/或功率為代價(jià)添加更多的片上去耦電容或高速參考緩沖器。

    從參考中汲取的與信號(hào)相關(guān)的電荷完全由特定的 DAC 拓?fù)錄Q定。因此，它是可預(yù)測(cè)的，并且可以通過(guò)用另一個(gè)消除參考電壓紋波的信號(hào)相關(guān)電荷來(lái)消除信號(hào)相關(guān)電荷來(lái)穩(wěn)定參考。基于在其交錯(cuò)流水線(xiàn) SAR ADC 中使用輔助 DAC，Imec 現(xiàn)在已經(jīng)成功地實(shí)施了這種參考穩(wěn)定技術(shù)。

    圖 1電容參考穩(wěn)定的基本原理圖 1顯示了這種穩(wěn)定技術(shù)的基本概念。當(dāng)輸入信號(hào)被采樣到主 DAC 時(shí)，參考電壓也被采樣到參考電容器 Cref，同時(shí)輔助 DAC Caux 被放電（步驟 1）。當(dāng)主 DAC 然后根據(jù)代碼 B1 切換以生成殘差時(shí)，輔助 DAC 的代碼相關(guān)數(shù)量的單元也連接到參考節(jié)點(diǎn)（步驟 2）。通過(guò)為每個(gè)代碼 B1 選擇合適的 Caux 大小，可以使主 DAC 和輔助 DAC 汲取的電荷總和保持恒定。參考電壓下降，但下降現(xiàn)在與信號(hào)無(wú)關(guān)。

    ，主 DAC 重置為原始狀態(tài)。此操作還從參考中提取與信號(hào)相關(guān)的電荷。通過(guò)對(duì)第二個(gè)輔助 DAC Creset 使用相同的穩(wěn)定技術(shù)，第二個(gè)參考電壓降也變得與信號(hào)無(wú)關(guān)（步驟 3）。參考緩沖器現(xiàn)在只需為 Cref 充電恒定數(shù)量的電荷，這大大放寬了其帶寬要求。

    圖 2描繪了實(shí)現(xiàn)上述穩(wěn)定技術(shù)的 2× 交錯(cuò)流水線(xiàn) SAR ADC 的示意圖。在這個(gè)架構(gòu)中，關(guān)鍵的殘差是階段生成的一個(gè)殘差。因此，僅當(dāng)主 DAC 生成此殘差時(shí)才應(yīng)用穩(wěn)定技術(shù)。該 DAC 使用 2 個(gè)子 DAC 用于正輸入和負(fù)輸入范圍，這減少了開(kāi)關(guān)能量，但也導(dǎo)致代碼 B1 非常非線(xiàn)性映射到輔助 DAC Caux 的正確設(shè)置，以消除電荷的信號(hào)依賴(lài)性由主 DAC 繪制。
    6 位編碼 B1 由小型粗 SAR 量化器確定，它只需要 6 位線(xiàn)性度，因此對(duì)其參考沒(méi)有嚴(yán)格的條件。查找表 (LUT) 將代碼 B1 映射到輔助 DAC 的正確設(shè)置。然后，主 DAC 與輔助 DAC Caux 一起切換到參考節(jié)點(diǎn)。殘差放大后，主 DAC 復(fù)位，輔助 DAC Creset 連接到參考節(jié)點(diǎn)，如上文所述。放大后的殘差由第二級(jí)進(jìn)一步量化，以達(dá)到整體 14 位量化級(jí)別。

    交錯(cuò)流水線(xiàn) SAR ADC圖 2 2×交錯(cuò)流水線(xiàn) SAR ADC 示意圖LUT 與粗略 SAR 量化器同時(shí)處理，以大大減少關(guān)鍵時(shí)序路徑。為了填充 LUT，具有內(nèi)置偏移的比較器將終參考電壓與標(biāo)稱(chēng)值 Vref0 進(jìn)行比較，校準(zhǔn)引擎根據(jù)代碼 B1 調(diào)整 Caux 設(shè)置。Creset 的設(shè)置很接近分段線(xiàn)性解碼器。

   芯片顯微照片測(cè)試芯片已采用 16 納米 FinFET 技術(shù)制造。區(qū)域?yàn)?350×325 μm 2，其中 16% 用于參考穩(wěn)定方案，包括 50pF 的 Cref。圖 4顯示了使用電容穩(wěn)定技術(shù)測(cè)得的諧波減少量。對(duì)于高速運(yùn)行，Caux 和 Creset 都顯著提高了 SFDR（無(wú)雜散動(dòng)態(tài)范圍），并且雜散被抑制到 80 dBFS 以下。在 303 MS/s 時(shí)，SNDR（信噪比加失真率）在低頻和奈奎斯特輸入下分別為 64.0 dB 和 69.3 dB。功率僅為 3.6 mW，導(dǎo)致的 Walden 和 Schreier FoM 分別為 9.2 fJ/conv.-step 和 170.2 dB，如圖 5所示。

    圖 4使用輔助 DAC 減少雜散ADC 與不同的架構(gòu)圖 5 ADC 與不同架構(gòu)的比較這些結(jié)果表明，可以通過(guò)使用輔助 DAC 來(lái)穩(wěn)定參考電壓，這些 DAC 可以消除由于 SAR ADC 中的 DAC 切換而導(dǎo)致的參考電壓的信號(hào)相關(guān)壓降。當(dāng) DAC 重置時(shí)也應(yīng)用時(shí)，參考節(jié)點(diǎn)上的負(fù)載與信號(hào)無(wú)關(guān)，這顯著降低了對(duì)參考緩沖器和/或片上去耦電容的要求。