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  • 基于ADSP-TS101S的雷達(dá)信號處理系統(tǒng)的實(shí)現(xiàn)

    a，再將fpga鎖存后的lo位視頻信號輸出到dac。dac選用具有10位有效數(shù)據(jù)位、125msps轉(zhuǎn)換速率的高速器件ad9750，將數(shù)字信號轉(zhuǎn)換為模擬信號后，可由opa692f運(yùn)算放大器驅(qū)動，并由視頻電纜輸出，以分別接到主機(jī)和顯示設(shè)備。 2 系統(tǒng)設(shè)計(jì)注意事項(xiàng) 2.1 時鐘 由于本系統(tǒng)是由多片adsp-ts101組成的系統(tǒng)，所以由40 mhz晶振產(chǎn)生的時鐘信號不能直接接到各dsp和fpga，而應(yīng)該通過驅(qū)動后再接到各dsp，且時鐘信號到各dsp的距離應(yīng)該盡可能接近。本系統(tǒng)中采用的時鐘驅(qū)動芯片為idt49fct805。另外，在pcb布線時，應(yīng)該將時鐘信號盡量布在地層，并對其加以保護(hù)。 2.2 電源 adsp-ts101有三個電源，其中數(shù)字3.3 v用于i／o供電；數(shù)字1.2 v用于dsp內(nèi)核供電；模擬1.2 v為內(nèi)部鎖相環(huán)和倍頻電路供電。運(yùn)行時要求數(shù)字3.3 v和數(shù)字1.2 v應(yīng)同時上電。若無法嚴(yán)格同步，則應(yīng)保證內(nèi)核電源1.2 v先上電，i／o電源3.3 v后上電。本系統(tǒng)在數(shù)字3.3v輸入端并聯(lián)了一個大電容，而在數(shù)字1.2v輸入端并聯(lián)了一個小電容，其目的就是為了保證3.3v充電時間大于1.2v充電時間，

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