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CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
x\acex 1k等系列產(chǎn)品。并且為大學(xué)提供了學(xué)生版軟件，在功能上與商業(yè)版類似，僅在可使用的芯片上受限制。由于max7000系列的這些優(yōu)點，以下的設(shè)計都基于max7000系列產(chǎn)品。 3 cpld在高速尋址中的應(yīng)用一般的數(shù)據(jù)采集均需由cpu將a/d轉(zhuǎn)換的結(jié)果讀入，然后再轉(zhuǎn)存到片外的存儲器中，這樣至少需要4個機器周期。如果按照一般一個機器周期為1μs，那么最高采樣率只能達到250khz，絕難滿足高速采樣的需要。在本系統(tǒng)中，直接將采樣數(shù)據(jù)存到高速緩沖ram中，而存儲器尋址則采用altera公司的epm7032lc44-6構(gòu)成的地址發(fā)生器來完成。寫信號可采用a/d轉(zhuǎn)換的時鐘信號，但需經(jīng)過一系列分頻及邏輯組合，也可另由電路產(chǎn)生或放在地址發(fā)生器中。epm7032lc44-6構(gòu)成地址發(fā)生器的基本原理是采用5片級聯(lián)的74161組成20位的同步計數(shù)器，第20位接在高速緩沖ram的片選線上，用來切換緩沖存儲器組。用cpu2的p1.7控制計數(shù)允許端，異步清零，則20位地址線輸出保持同步。其具體的實現(xiàn)可以采用圖形編輯輸入或者文本編輯輸入的方法。下面給出其vhdl語言程序。 library ieee; use ieee.std
基于可編程器件的任意進制計數(shù)器的設(shè)計方法
元件庫優(yōu)點如下：(1)lpm設(shè)計的電路與結(jié)構(gòu)無關(guān)；(2)設(shè)計人員利用lpm設(shè)計時，不用擔(dān)心芯片利用率和效率等問題，無需自行設(shè)計基本的標(biāo)準(zhǔn)邏輯單元來構(gòu)造某種功能，直到設(shè)計結(jié)束，設(shè)計人員都無需考慮其最終結(jié)構(gòu)，設(shè)計輸入和模擬仿真獨立于物理結(jié)構(gòu)。作為edif(電子設(shè)計交換格式)標(biāo)準(zhǔn)的一部分，lpm得到eda界的廣泛支持。 2 lpm_counter元件介紹 lpm_counter是lpm元件庫的可調(diào)參數(shù)計數(shù)器元件，其最大計數(shù)位寬為32 bit，最小計數(shù)時鐘周期達8 ns(125 mhz，使用epm7032lc44-6實現(xiàn))；實現(xiàn)加、減或可逆計數(shù)；同步或異步清零/置數(shù)功能可選；通過參數(shù)設(shè)置，實現(xiàn)任意進制、輸出位寬不超過32 bit的加、減或可逆同步／異步計數(shù)器。 2．1 引腳及功能描述 1pm_counter元件的引腳端中，只有時鐘端是必選的，需要外界提供計數(shù)信號；其他引腳端都為可選，當(dāng)這些引腳端未選中時，其值為缺省值，引腳在計數(shù)器圖形符號中不顯示。各引腳端功能描述如下： data[]：數(shù)據(jù)輸入總線端，輸入信號位寬由lpm_width決定，用于異步或同步置數(shù)。 clock：時鐘

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