電子系統(tǒng)超小型化的一個(gè)關(guān)鍵挑戰(zhàn)是電源管理。任何電氣工程師都知道，當(dāng)整個(gè)系統(tǒng)尺寸縮小時(shí)，可用于能量存儲(chǔ)和能量轉(zhuǎn)換的面積也會(huì)隨之縮小。這種情況正在許多市場(chǎng)增長(zhǎng)的應(yīng)用中發(fā)生，例如植入式醫(yī)療設(shè)備、物聯(lián)網(wǎng)電子產(chǎn)品和可穿戴電子產(chǎn)品。雖然電子產(chǎn)品的尺寸不斷擴(kuò)大，但存儲(chǔ)能量所需的電池和電容器卻跟不上。結(jié)果是，能量存儲(chǔ)和電源管理所需的面積常常主導(dǎo)最終產(chǎn)品的整體外形尺寸。
　　由于這些面積限制，能量必須以有效的形式存儲(chǔ)。通常，最有效的形式具有更高的潛力并且具有顯著的噪聲成分。然后需要使用穩(wěn)壓器（例如 LDO）將該電源電壓調(diào)節(jié)至系統(tǒng)運(yùn)行的水平。
　　低功耗 LDO 設(shè)計(jì)的一個(gè)關(guān)鍵品質(zhì)因數(shù)是電流效率。電流效率定義為 I負(fù)載 與 I總之比。該比率是從電源汲取并傳遞給負(fù)載的總功率的百分比。對(duì)于高功率應(yīng)用，該數(shù)字通常超過 99%。然而，這在低功耗設(shè)計(jì)中是非常不同的。例如，如果總負(fù)載電流為 10uA，則 LDO 中每增加 1uA 靜態(tài)電流就會(huì)導(dǎo)致電流效率下降 10%。在功率已經(jīng)受限的系統(tǒng)中，這種效率損失可能是災(zāi)難性的。因此，最大限度降低總體 LDO 靜態(tài)電流的設(shè)計(jì)方法至關(guān)重要。正確設(shè)計(jì)的 LDO 將保持整體系統(tǒng)效率和較長(zhǎng)的電池壽命，從而最大限度地減少對(duì)大型儲(chǔ)能元件的需求。
　　LDO 設(shè)計(jì)簡(jiǎn)短概述　　圖 1 顯示了采用 NMOS 傳輸晶體管的 LDO 框圖?？紤]未穩(wěn)壓電源電壓 (V sply ) 遠(yuǎn)大于穩(wěn)壓輸出電壓 (V reg ) 的應(yīng)用。在這里，簡(jiǎn)單的 NMOS 傳輸晶體管架構(gòu)通常是最佳選擇。

　　圖1
　　該架構(gòu)具有許多理想的特性，其中兩個(gè)是微不足道的頻率補(bǔ)償和較小的 FET 面積。 FET 面積較小是因?yàn)?NMOS FET（電子）中的電荷載流子遷移率高于 PMOS FET（空穴）。頻率補(bǔ)償之所以容易進(jìn)行是因?yàn)橹鳂O點(diǎn)位于 NMOS 傳輸晶體管的柵極而不是輸出節(jié)點(diǎn)。
　　LDO 通常是兩極點(diǎn)系統(tǒng)，某些架構(gòu)包括零極點(diǎn)和/或額外的高頻極點(diǎn)。圖 1 所示的 NMOS LDO 是一個(gè)簡(jiǎn)單的兩極系統(tǒng)。因此，通過將極點(diǎn) P1 的頻率設(shè)置為比極點(diǎn) P2 低十倍以上，可以實(shí)現(xiàn)穩(wěn)定性。只要 P1 和 P2 這兩個(gè)極點(diǎn)很好地分離，該 LDO 就會(huì)保持閉環(huán)穩(wěn)定。這是假設(shè)誤差放大器是一個(gè)簡(jiǎn)單的 OTA，在輸出節(jié)點(diǎn)有一個(gè)主極點(diǎn)。一旦確定了輸出電容器大小 (C out )（由高頻負(fù)載瞬態(tài)要求設(shè)置，例如數(shù)字邏輯開關(guān)），即可計(jì)算極點(diǎn) P1。 P1 由誤差放大器輸出阻抗 (r o ) 和補(bǔ)償電容器 (C c )的乘積設(shè)置。通過增加 r o， 我們能夠同時(shí)實(shí)現(xiàn)低 P1 頻率和高環(huán)路增益，這都是非常理想的特性。
　　重要的是要記住，在 OTA 設(shè)計(jì)中，高輸出阻抗不會(huì)消耗額外的電流，而只會(huì)消耗額外的面積。這使得 OTA 以及相應(yīng)的 LDO 靜態(tài)電流成為單位增益帶寬所需的最小值。這是一項(xiàng)特定于應(yīng)用的要求，為傳統(tǒng) LDO 架構(gòu)中的靜態(tài)電流設(shè)定了基線。在許多應(yīng)用中，只需 100nA 至 200nA 的靜態(tài)電流就足夠了。這導(dǎo)致電流效率大于 98%。值得注意的是，轉(zhuǎn)換速率增強(qiáng)型 LDO 能夠低于該最小電流，但在尺寸和復(fù)雜性方面成本高昂。
　　因此，在 NMOS LDO 中，穩(wěn)定性和低靜態(tài)電流是齊頭并進(jìn)的。但沒有什么是免費(fèi)的。 NMOS LDO 有一個(gè)很大的缺點(diǎn)。最小電源電壓（或開銷電壓）為 V gs(MN) + V sat(MN) + V reg ，約等于 2V sat(MN) + V th + V reg。即使使用本機(jī)閾值 NMOS 晶體管 (V th = ~0V)，這也是使用 PMOS 傳輸晶體管的開銷電壓的兩倍。這是阻礙 NMOS LDO 在許多應(yīng)用中使用的主要缺點(diǎn)。還值得注意的是，通常不建議使用本機(jī)閾值 NMOS 傳輸晶體管。這是因?yàn)榭绻に嚱沁@些器件很難完全關(guān)閉，導(dǎo)致 V reg 漂移。