BLDC 驅(qū)動器的換向單元分析
　　如圖 1 所示，半橋單元足以研究所有 FET 的開關(guān)行為。S1 和 S2 以降壓配置切換；S4 持續(xù)打開以提供返回電流路徑。S1 是有源開關(guān)，當(dāng) S1 打開時，電感電流上升。S2 是整流器開關(guān) — 當(dāng) S1 關(guān)閉且電感電流下降時，其體二極管承載電感電流。此操作模式發(fā)生在電機周期的三分之一，然后相同的操作移至下一個半橋。MOSFET的開關(guān)模式操作會導(dǎo)致高 dv/dt 和 di/dt。　　開關(guān)單元

　　圖 1：開關(guān)單元　　MOSFET 的寄生元件、封裝、布局和驅(qū)動器

　　圖 2：MOSFET 的寄生元件、封裝、布局和驅(qū)動器
　　高 dv/dt 的風(fēng)險
　　高 dv/dt 的主要風(fēng)險是 S1 開啟時，S2 兩端產(chǎn)生的 dv/dt 耦合到其柵極，并出現(xiàn)電壓尖峰。如果耦合尖峰高到足以達到 FET 的柵極閾值電壓，則橋中的兩個 FET 都會在短時間內(nèi)開啟，從而導(dǎo)致分流電阻或電解電容器等元件發(fā)生故障。
　　另一個風(fēng)險是柵極振蕩，它可能在導(dǎo)通時觸發(fā)。高 di/dt 會導(dǎo)致 FET 封裝和布局的源極電感兩端出現(xiàn)電壓降。該電壓對驅(qū)動電壓形成負(fù)反饋，導(dǎo)致 FET 柵極產(chǎn)生諧振，如圖 3 所示。
　　此外，關(guān)斷時的高 dv/dt 可以通過漏極-柵極電容耦合到柵極，從而引起振蕩。
　　這些問題與 FET 的參數(shù)、封裝和布局寄生效應(yīng)有關(guān)，如圖 2 所示。這些問題必須通過柵極驅(qū)動器設(shè)計來解決?！　OSFET 導(dǎo)通時產(chǎn)生強烈振蕩

　　圖 3：MOSFET 導(dǎo)通期間的強烈振蕩
　　dv/dt 的起源和應(yīng)用效果
　　dv/dt 發(fā)生在反向電容 Crss 的充電期間，如圖 2 所示，以電荷 Qgd 表示。因此，Crss 值和充電電流水平是影響 dv/dt 的兩個因素。較高的柵極電阻 Rg 值意味著用較低的電流對 Crss 進行充電，從而延長了米勒平臺時間并降低了 dv/dt。
　　MOSFET 體二極管反向恢復(fù)期間的電流變化率 dIrec/dt 會在寄生源電感上產(chǎn)生電壓，這是對驅(qū)動電壓的正反饋。它會導(dǎo)致 Crss 充電更快，dv/dt 更高。具有快速恢復(fù)行為的二極管會導(dǎo)致更高的 dv/dt。此外，快速恢復(fù)行為會增加 S2 上的電壓過沖，這是由環(huán)路電感引起的。
　　在關(guān)斷期間，CoolMOSTM CFD2 等超級結(jié) FET 中的非線性電容Coss和高電壓 Vds 下的低 Coss 值會導(dǎo)致 dv/dt 增加。這提供了低開關(guān)損耗和快速電壓轉(zhuǎn)換，但也需要仔細(xì)的布局和柵極驅(qū)動器設(shè)計技術(shù)，將更高的 dv/dt 考慮在內(nèi)?！　oolMOSTM CFD2 建議的門電路設(shè)計

　　圖 4 顯示了使用 CoolMOSTM IPD65R420CFD 的建議原理圖。最值得注意的是，在每個橋的開關(guān)節(jié)點上添加電容 Cds=0.47nF，以限制和線性化 dv/dt。這是防止擊穿和共振問題的最可靠方法。在電機驅(qū)動應(yīng)用中，典型的開關(guān)頻率較低，因此添加的電容 Cds 對開關(guān)損耗的影響很小。選擇其他驅(qū)動參數(shù)時要考慮：
　　Ron=1000 Ω：開啟速度較慢，穩(wěn)定期較長，dv/dt 減小。
　　Roff=0 Ω：關(guān)閉時對 GND 的阻抗較低，電壓耦合尖峰較低。
　　Cgs=0.47nF：降低 Crss/Ciss 比率，降低漏極-柵極或米勒耦合增益。
　　Cds=0.47nF：導(dǎo)通時控制/線性化 dv/dt，這有利于消除柵極振蕩并降低 EMI?！　∈褂?EiceDRIVER 2EDL 系列的 CoolMOSTM CFD2 建議門電路原理圖

　　圖 4：采用 EiceDRIVER 2EDL 系列的 CoolMOSTM CFD2 建議門電路原理圖
　　該電路由 2EDL05N06PF EiceDRIVER IC 驅(qū)動。它基于英飛凌的 SOI 技術(shù)，具有出色的抗負(fù)瞬態(tài)電壓能力 [3]。集成自舉二極管的優(yōu)異性能可滿足高功率密度和性價比的要求。
　　布局建議　　通過雙面組裝最小化雜散電感的布局示例

　　圖 5：通過雙面組裝最小化雜散電感的布局示例
　　圖 5 描繪了一種布局，由于高端源極端子和低端漏極端子之間的距離較短，雜散電感最小。底層的低端晶體管相對于頂層的高端晶體管移到了左側(cè)。這導(dǎo)致兩個晶體管的熱解耦。此外，低端晶體管甚至更靠近各自的柵極電阻。
　　這種移位還允許低壓側(cè)晶體管的漏極端子直接移動到源極端子下方，這樣適當(dāng)數(shù)量的通孔就可以提供與高壓側(cè)源極端子的緊密連接。因此，環(huán)路電感被最小化。當(dāng)將低壓側(cè)晶體管適當(dāng)?shù)胤胖迷陧攲由蠒r，可以避免雙面組裝。當(dāng)然，這會導(dǎo)致更高的面積消耗。
　　一般而言，建議遵循這些布局指南來降低柵極驅(qū)動環(huán)路中的噪聲和共振：
　　柵極驅(qū)動器盡可能靠近柵極。
　　最小外部柵極至漏極電容。
　　通過適當(dāng)選擇柵極電阻 Rg 來減慢 dv/dt。
　　將電源地與柵極驅(qū)動器地分開。
　　Rg 盡可能靠近柵極引腳。
　　在柵極驅(qū)動器和柵極之間使用粗走線。
　　由于柵極設(shè)計簡單，柵極電阻與柵極端子物理上接近，再加上雜散電感減少，CoolMOS 晶體管的性能得到改善，開關(guān)行為也更出色。圖 6 給出了建議的驅(qū)動電路設(shè)計的導(dǎo)通波形。它顯示了干凈的柵極信號，沒有振蕩，漏源電壓也在米勒平臺區(qū)緩慢下降至 0V?！　≈绷髂妇€電壓 VDC = 320 V 和負(fù)載電流 IL = 2.5 A 時的導(dǎo)通波形。VDS（紅色，50 V/div）、IL（綠色，1 A/div）、VGS（藍色，10 V/div）、PWM（黃色，5 V/div）、時間尺度 1 s/div]

　　圖 6：直流母線電壓 VDC = 320 V 和負(fù)載電流 IL = 2.5 A 時的導(dǎo)通波形。VDS（紅色，50 V/div）、IL（綠色，1 A/div）、VGS（藍色，10 V/div）、PWM（黃色，5 V/div）、時間尺度 1 ?s/div]
　　如果布局和驅(qū)動電路相同，則可以預(yù)期另外兩個開關(guān)橋會有相同的行為。