二進(jìn)制解碼器是執(zhí)行編碼器逆過(guò)程的組合邏輯電路。它通過(guò)解碼從編碼器的編碼輸出信號(hào)產(chǎn)生原始二進(jìn)制輸入數(shù)據(jù)或信號(hào)。“解碼器”術(shù)語(yǔ)定義了一種將信息從一種格式轉(zhuǎn)換為另一種格式的設(shè)備，更具體地說(shuō)，它使用 2 n 個(gè)輸出將“n”個(gè)二進(jìn)制輸入信號(hào)轉(zhuǎn)換為等效代碼。它與之前的優(yōu)先級(jí)編碼器文章中討論的編碼器完全相反。二進(jìn)制解碼器是一種數(shù)字邏輯器件，根據(jù)輸入線的數(shù)量，可以輸入2位、3位或4位的二進(jìn)制代碼。一般來(lái)說(shuō)，解碼器可以說(shuō)具有 n 位代碼，并且可以將這個(gè) n 位代碼表示為等效的 2 n 個(gè)可能值?！岸M(jìn)制解碼器”可以通過(guò)將 2 n 個(gè)輸出之一設(shè)置為邏輯“1”來(lái)解碼該 n 位代碼?！?a target="_blank">逆變器”可以稱為 1 對(duì) 2 二進(jìn)制解碼器，如下圖所示。當(dāng)唯一的輸入為邏輯“0”時(shí)，第一個(gè)輸出設(shè)置為邏輯“1”，對(duì)于邏輯“1”輸入，第二個(gè)輸出變?yōu)椤案摺?。因此，在任何情況下，根據(jù)輸入數(shù)據(jù)，只有一個(gè)輸出為“高”。二進(jìn)制解碼器通常將編碼信號(hào)轉(zhuǎn)換為另一個(gè)不同的編碼信號(hào)。編碼輸入信號(hào)可以是二進(jìn)制或二進(jìn)制編碼十進(jìn)制 (BCD)，使用二進(jìn)制解碼器將其轉(zhuǎn)換為十進(jìn)制代碼。與輸入 (n) 線相比，二進(jìn)制解碼器具有更多的輸出線 (2 n )，并采用 2 至 4、3 至 8 和 4 至 16 的配置。市售 BCD 至十進(jìn)制解碼器包括 CMOS 4028 和 TTL 7442 IC 封裝。

　　逆變器圖 1：作為 1 對(duì) 2 二進(jìn)制解碼器的逆變器
　　在標(biāo)準(zhǔn)化形式中，它是一個(gè) n 到 m 的解碼器，并且 m 小于或等于 2 n。簡(jiǎn)而言之，二進(jìn)制解碼器通過(guò)查看輸入線上存在的二進(jìn)制代碼或數(shù)字來(lái)決定將哪條輸出線設(shè)置為“高”。
　　2 至 4 個(gè)二進(jìn)制解碼器　　2 至 4 二進(jìn)制解碼器，顧名思義，有兩個(gè)輸入和四個(gè)輸出。下圖中，顯示了一個(gè) 2 至 4 二進(jìn)制解碼器，它包含四個(gè)與門和兩個(gè)反相器的陣列及其框圖和真值表。從真值表中可以明顯看出，根據(jù)輸入，其中一個(gè)輸出將被設(shè)置為“高”。例如，當(dāng)兩個(gè)輸入均為“低”時(shí)，則輸出 (Q 0 ) 將設(shè)置為“高”。因此，輸出之一的“高”狀態(tài)將指示輸入的狀態(tài)或輸入處存在的二進(jìn)制代碼，并且可以說(shuō)是“解碼”輸入。

　　2 至 4 線二進(jìn)制解碼器圖 2：使用與門及其真值表的 2 至 4 行二進(jìn)制解碼器　　在微處理器存儲(chǔ)器應(yīng)用中，二進(jìn)制解碼器具有額外的“啟用”輸入，可以根據(jù)存儲(chǔ)器地址選擇的要求打開或關(guān)閉解碼過(guò)程。用于此目的的解碼器稱為“存儲(chǔ)器地址解碼器”。商用 2 至 4 二進(jìn)制解碼器的一個(gè)示例是 TTL 74155。在較大或復(fù)雜的數(shù)字系統(tǒng)中，需要高階二進(jìn)制解碼器，并且可以使用 2 n確定輸入和輸出的數(shù)量。因此，對(duì)于三 (3) 個(gè)二進(jìn)制輸入，總輸出為 2 3 = 8，并呈現(xiàn)一個(gè) 3 至 8 二進(jìn)制解碼器。

　　3 至 8 線二進(jìn)制解碼器模塊圖 3：具有使能引腳的 3 至 8 線二進(jìn)制解碼器的框圖
　　同樣，四 (4) 個(gè)輸入將產(chǎn)生一個(gè) 4 至 16 二進(jìn)制解碼器 (2 4 = 16)。市售的3轉(zhuǎn)8和4轉(zhuǎn)16二進(jìn)制解碼器分別是TTL 74138和TTL 74154。二進(jìn)制解碼器可以具有等于或小于由 2 n給出的二進(jìn)制輸出。例如，BCD（二進(jìn)制編碼十進(jìn)制）到 7 段轉(zhuǎn)換器具有四 (4) 個(gè)輸入，而總共 2 4 = 16 個(gè)輸出中只有七 (7) 個(gè)輸出。BCD 至 7 段解碼器以 TTL 7447 封裝形式在市場(chǎng)上銷售。
　　4 至 16 個(gè)二進(jìn)制解碼器　　上面所示的 3 至 8 二進(jìn)制解碼器用于在附加輸入“啟用”的幫助下實(shí)現(xiàn) 4 至 8 變體。4 至 16 二進(jìn)制解碼器的配置如下圖所示。

　　圖 4：4 至 16 線二進(jìn)制解碼器的框圖
　　每個(gè) 3 至 8 二進(jìn)制解碼器均按照上述方式工作，除了第四個(gè)輸入 (D) 啟用兩個(gè) 3 至 8 二進(jìn)制解碼器中的任意一個(gè)。由此構(gòu)成一個(gè)4至16位二進(jìn)制解碼器。這種配置涉及解碼器可以容納的輸入（與門）的數(shù)量，而不會(huì)導(dǎo)致門的扇出導(dǎo)致它們變大。二進(jìn)制解碼器通常使用 AND 加 NOT 門或僅使用 NAND 門來(lái)構(gòu)建。當(dāng)輸入之一為“高”時(shí)，二進(jìn)制解碼器的與門配置會(huì)產(chǎn)生“高”輸出。另一方面，當(dāng)其中一個(gè)輸入為“高”時(shí)，NAND 配置在相應(yīng)輸出處產(chǎn)生“低”。與非門配置的生產(chǎn)成本較低，因?yàn)樗枰俚?a target="_blank">晶體管來(lái)實(shí)現(xiàn)。
　　2 至 4 線 NAND 二進(jìn)制解碼器
　　如上所述，基于與門的二進(jìn)制解碼器在其輸出之一上給出邏輯“高”，而基于與非門的二進(jìn)制解碼器在其輸出之一上給出邏輯“低”，而所有其他輸出被設(shè)置為“高”邏輯狀態(tài)。下圖所示為使用 NAND 門的 2 至 4 二進(jìn)制解碼器。
　　2 至 4 線二進(jìn)制解碼器圖 5：使用“與”門的 2 至 4 行二進(jìn)制解碼器及其真值表
　　除了兩個(gè)二進(jìn)制輸入之外，第三個(gè)輸入“啟用”用于通過(guò)分別將其設(shè)置為“低”和“高”狀態(tài)來(lái)“關(guān)閉”和“打開”解碼功能。在 NAND 門配置中，Enable = 0 將輸出設(shè)置為邏輯“低”或“0”，無(wú)論輸入狀態(tài)如何。
　　內(nèi)存地址解碼器
　　二進(jìn)制解碼器最重要的應(yīng)用是在選擇或解碼特定存儲(chǔ)器地址的存儲(chǔ)器系統(tǒng)中。這種應(yīng)用在較大或復(fù)雜的存儲(chǔ)器系統(tǒng)中更為深刻，其中多個(gè)存儲(chǔ)器芯片通過(guò)單個(gè)數(shù)據(jù)總線連接到微處理器。使用地址解碼技術(shù)一次單獨(dú)選擇一個(gè)存儲(chǔ)芯片。存儲(chǔ)芯片的特定地址由編碼數(shù)據(jù)輸入表示，輸出選擇與該地址相關(guān)的特定存儲(chǔ)芯片。內(nèi)存芯片或存儲(chǔ)設(shè)備具有“片選”或“CS”，當(dāng)設(shè)置為“高”時(shí)會(huì)調(diào)用它們。內(nèi)存解碼器的輸出連接到所有內(nèi)存芯片的“CS”輸入。編碼輸入或存儲(chǔ)器地址通過(guò)連接到特定存儲(chǔ)器芯片的“CS”引腳的特定輸出線來(lái)選擇或取消選擇相關(guān)存儲(chǔ)器芯片。通常，在輸出線上，邏輯“高”選擇特定存儲(chǔ)器芯片，邏輯“低”取消選擇特定存儲(chǔ)器芯片。使用這種內(nèi)存解碼技術(shù)，2 至 4 內(nèi)存解碼器可用于僅使用兩 (2) 個(gè)二進(jìn)制輸入來(lái)選擇四 (4) 個(gè)內(nèi)存芯片。
　　內(nèi)存地址解碼示例　　考慮到每個(gè)內(nèi)存位置包含一個(gè)字節(jié)（8 位）數(shù)據(jù)，總共有 128 個(gè)這樣的位置。這構(gòu)成了具有 (128 X 8) = 1024 位或 1 Kb 存儲(chǔ)容量的單個(gè)存儲(chǔ)芯片。該單個(gè)存儲(chǔ)器芯片需要八 (8) 位數(shù)據(jù)總線，用于從每個(gè)存儲(chǔ)器位置讀取 8 位（1 字節(jié)），以及七 (7) 位地址線，用于表示從 0 到 127 (2 7= 128) 內(nèi)存地址?，F(xiàn)在，通過(guò)使用 3 到 8 個(gè)內(nèi)存解碼器，內(nèi)存容量可以增加到 8 X 1 kb = 8 Kb，并且可以管理八 (8) 個(gè)這樣的內(nèi)存芯片的堆棧。使用“CS”引腳選擇特定的存儲(chǔ)器芯片，該引腳通過(guò) 3 至 8 存儲(chǔ)器解碼器驅(qū)動(dòng)，然后 7 位地址線在該特定存儲(chǔ)器芯片的 128 個(gè)地址中選擇特定的存儲(chǔ)器地址。使用下圖對(duì)此進(jìn)行說(shuō)明。

　　內(nèi)存地址解碼圖 6：使用二進(jìn)制 3 至 8 解碼器的存儲(chǔ)器尋址和選擇示例
　　上圖中，微處理器單元（MPU）生成一個(gè)10位內(nèi)存地址，該地址由低位和高位兩部分組成。下部由三 (3) 位組成，用于選擇特定的存儲(chǔ)芯片，而上部由七 (7) 位組成，用于從 128 個(gè)位置中選擇特定的存儲(chǔ)位置。較低部分（3 位）被編碼輸入到 3 至 8 存儲(chǔ)器解碼器，該解碼器選擇 1 Kb 的特定存儲(chǔ)器芯片。例如，如果MPU發(fā)出地址“0110000101”，則低位部分（3個(gè)LSB位）即“101”選擇第5個(gè)存儲(chǔ)芯片，而高位部分“0110000”則指向第49個(gè)存儲(chǔ)位置作為存儲(chǔ)位置從 0 開始，因此第 48個(gè)位置表示第 49 個(gè)內(nèi)存位置。
　　結(jié)論
　　二進(jìn)制解碼器是一個(gè)組合邏輯電路，它將 n 位二進(jìn)制編碼數(shù)據(jù)解碼為 2 n 個(gè)二進(jìn)制輸出。它執(zhí)行二進(jìn)制編碼器的逆過(guò)程。二進(jìn)制解碼器的輸入和輸出配置為 2 至 4、3 至 8、4 至 16 等。對(duì)于 n 位二進(jìn)制輸入，二進(jìn)制解碼器有 2 n 個(gè)二進(jìn)制輸出。二進(jìn)制解碼器是使用 AND 或 NAND 邏輯門構(gòu)建的。AND 結(jié)構(gòu)在所選輸出處輸出“高”邏輯，而在 NAND 結(jié)構(gòu)的情況下輸出“低”邏輯。NAND 組合的構(gòu)建成本較低，因?yàn)樗褂玫木w管較少。二進(jìn)制解碼器主要用于復(fù)雜/大型數(shù)字系統(tǒng)的內(nèi)存地址解碼。使用二進(jìn)制解碼器，多個(gè)存儲(chǔ)芯片通過(guò)“片選”輸入引腳一次連接到一條數(shù)據(jù)總線。商業(yè)二進(jìn)制解碼器采用 2 至 4 (TTL 74154)、3 至 8 (TTL 74138) 和 4 至 16 (TTL 74155) IC 封裝。