可靠性是系統(tǒng)在一定時間內(nèi)繼續(xù)正確運(yùn)行的保證。在本文中，我們將討論 MOS（金屬氧化物半導(dǎo)體）非理想性作為 VLSI（超大規(guī)模集成）系統(tǒng)中的故障機(jī)制，以及它們?nèi)绾斡绊懴到y(tǒng)可靠性。
    氧化物磨損
    正如在上一篇關(guān)于VLSI 電路中的非理想性的文章中所討論的，在難以置信的小晶體管中，柵極氧化物可能只有幾個原子那么厚。雖然這可以使設(shè)備小型化，但它也會由于電流隧道效應(yīng)而導(dǎo)致泄漏。
    此外，隨著設(shè)備老化，這種非理想性會變得更糟，因?yàn)檠趸飼p。結(jié)果，閾值電壓發(fā)生偏移，進(jìn)一步增加了柵極泄漏。這種效應(yīng)的一個更重要的影響是晶體管失配或高漏電流會導(dǎo)致電路故障。
    氧化物磨損的三個主要原因是：
    熱載體
    負(fù)偏壓溫度不穩(wěn)定性 (NBTI)
    隨時間變化的電介質(zhì)擊穿 (TDDB)
    熱載體
    在快速 VLSI 電路中，晶體管每秒開關(guān)數(shù)百萬次。在開關(guān)過程中，被稱為“熱載流子”的高能載流子（電子或空穴）很容易注入并被捕獲在柵極氧化物中。這種熱載流子注入會在柵極氧化物中產(chǎn)生雜質(zhì)，從而改變器件的 I-V 特性。
    這種注入會導(dǎo)致幾個問題。它使 NMOS 晶體管運(yùn)行更慢，導(dǎo)致電路失配。它還會在 PMOS 晶體管中引起高電流浪涌，從而導(dǎo)致嚴(yán)重的電路故障。
    為了模擬或建模 VLSI 電路中的熱載流子，Hsu 等人提出了一種分析方法。al（1991 和 1992）和 Quader 等。阿爾。
    負(fù)偏壓溫度不穩(wěn)定性 (NBTI)
    NBTI 會導(dǎo)致 p 溝道 MOS 晶體管的閾值電壓增加、遷移率下降、漏極電流和跨導(dǎo)。NGTI 發(fā)生在高溫下硅/氧化硅界面存在陷阱的情況下。
    由于高溫下的強(qiáng)負(fù)偏壓（柵極電壓為 0 和源極電壓為 V DD ） ，這種效應(yīng)在 PMOS 晶體管中更為突出。NBTI 的主要作用是導(dǎo)致遷移率降低和閾值電壓升高，從而導(dǎo)致數(shù)字電路延遲增加。
    根據(jù) Alam 和 Mahapatra 的說法；杰普森和斯文森；還有小川和鹽野；可以使用反應(yīng)擴(kuò)散 (RD) 模型對 NBTI 進(jìn)行建模。保羅等。al 還建議閾值電壓偏移可以建模為
   
ΔVt=keEoxE0t

0.25

    時間相關(guān)的介電擊穿 (TDDB)
    TDDB 是指存儲在低于材料擊穿強(qiáng)度的恒定電場下的電介質(zhì)隨時間分解的物理過程。
    在 MOS 晶體管中，柵極氧化物是電介質(zhì)；當(dāng)在柵極氧化物上施加電場時，電流將逐漸增加。當(dāng)電場施加一定時間后，會導(dǎo)致嚴(yán)重的電介質(zhì)擊穿，從而使柵極短路。
    已經(jīng)針對 TDDB 的電場依賴性提出了兩個主要模型：陽極空穴注入 (AHI) 模型和 E ox模型。Moonen 等人對這些模型進(jìn)行了修訂研究。
    電遷移
    電遷移經(jīng)常發(fā)生在承載單向電流 (DC) 的導(dǎo)線中。在運(yùn)行期間，互連通常會經(jīng)歷“電子風(fēng)”，因?yàn)楦唠娏髅芏葧?dǎo)致金屬原子隨時間遷移。它通?？梢酝ㄟ^檢查空隙的形成來觀察 (Hu et. al)。

    圖 1 顯示了 M2 和 M3 層之間的通孔電遷移失敗的顯微照片（Christiansen 等人）。
    圖 1.  M2-M3 的電遷移失敗。圖片由 Christiansen 等人提供。阿爾
    空隙的存在會增加互連的電阻，而小丘的存在會導(dǎo)致不同層次互連之間的短路（Jaikaran et. al）。
    由于電遷移取決于電流密度，J. Black 提出了一個模型，用于計(jì)算給定平均無故障時間 (MTTF) 和工作溫度 T 下直流密度 J dc給出的最大允許電流。

   MTTF∝eEakTJndc

    其中 E a是活化能
    閂鎖
    閂鎖是一種發(fā)生在 CMOS 芯片中的短路。CMOS 在 V DD和 GND之間形成低電阻路徑的趨勢會導(dǎo)致嚴(yán)重熔化并增加 IC 的故障率。理論上，閂鎖發(fā)生在由襯底、阱和擴(kuò)散形成的寄生雙極晶體管導(dǎo)通時。

    圖 2 顯示了在 CMOS 反相器中形成的 BJT 對的等效電路。
    圖 2.  CMOS 閂鎖模型
    除了 NMOS 和 PMOS 晶體管之外，該電路還包含一個 PNP 和一個 NPN 晶體管，連接到兩個電阻器，這兩個電阻器連接在電源和接地軌之間。電阻器是由于附近的基板和井抽頭之間的電阻。
    通常，BJT 晶體管處于關(guān)閉狀態(tài)。但是當(dāng)電流流過基板 (R sub ) 時，V sub將上升，這將打開 NPN 晶體管。結(jié)果，NPN 晶體管通過 R well拉動電流，從而導(dǎo)通 PNP 晶體管。
    PNP 晶體管還將通過 Rsub 拉動電流，從而提高Vsub。這個周期形成了一個正反饋回路，導(dǎo)致大電流在 V DD和 GND之間來回流動。如果這個循環(huán)持續(xù)很長時間，它會產(chǎn)生熱量并熔化電源軌。
    幸運(yùn)的是，可以通過降低襯底和阱之間的電阻來防止閉鎖。實(shí)現(xiàn)這一點(diǎn)的常用方法是將襯底和井抽頭放置在靠近每個晶體管的位置（Neil 和 David）。
    在某些應(yīng)用中，如圖 3 所示的保護(hù)環(huán)適合包圍晶體管并在晶體管和電源軌之間提供低電阻路徑。
    圖 3.保護(hù)環(huán)
    結(jié)論
    到目前為止，我們已經(jīng)討論了 MOS 晶體管的非理想特性以及它們?nèi)绾斡绊?VLSI 系統(tǒng)的可靠性。關(guān)于如何衡量和模擬它們對設(shè)計(jì)的影響，已經(jīng)討論了幾種模型。
    幸運(yùn)的是，現(xiàn)代 SPICE 模型和 CAD 工具在預(yù)測千兆赫茲范圍內(nèi)各種設(shè)計(jì)的性能方面是全面而準(zhǔn)確的，同時考慮了這些非理想因素的影響。利用這些工具可以推動芯片開發(fā)生命周期中的自動化和更快的設(shè)計(jì)時間。