僅上升部分延遲的接通遲電路圖
出處:forsuccess 發(fā)布于:2009-10-29 00:00:00 | 3078 次閱讀
圖1是僅在ON時延遲的電路——接通延遲電路,僅在電阻R上并聯(lián)二極管D,如果改變二極管的方向,如圖2所示,就變成了僅在OFF時延遲的電路——斷開延遲電路。
圖1 僅上升部分延遲的接通延遲電路
圖2僅下降部分延遲的斷開延遲電路
這種延遲電路中的二極管實現(xiàn)切換充放電時間的動作。二極管不導(dǎo)通時,T=RC;導(dǎo)通時,CMOSIC的輸出阻抗+二極管D的動作阻抗(可忽略),可以極端地縮短時間常數(shù)。
圖3是接通延遲時的電容C端子電壓波形。橫切閾值電壓VN,的時間為接通延遲時間約(10μs),橫切怖時電壓急劇上升,幾乎沒有延遲。
圖3 斷開延遲電路的電容C端子電壓波形
這種電路輸人T=RC以下的脈沖列不出現(xiàn)輸出,因此可適用于去掉幅度狹小的脈沖、噪聲等。
另一方面,斷開延遲電路為拉長脈沖寬度,需拉長幅度狹小的脈沖列。
圖4是觀測斷開延遲時的電容C端子電壓波形圖。OFF后橫切Vp,的時間(約10ps)為斷開延遲時間。
圖4 斷開延遲電路的電容C端子電壓波形
?。≧=10kΩ,C=1000pF,2V/div,10μs/div)
版權(quán)與免責聲明
凡本網(wǎng)注明“出處:維庫電子市場網(wǎng)”的所有作品,版權(quán)均屬于維庫電子市場網(wǎng),轉(zhuǎn)載請必須注明維庫電子市場網(wǎng),http://www.udpf.com.cn,違反者本網(wǎng)將追究相關(guān)法律責任。
本網(wǎng)轉(zhuǎn)載并注明自其它出處的作品,目的在于傳遞更多信息,并不代表本網(wǎng)贊同其觀點或證實其內(nèi)容的真實性,不承擔此類作品侵權(quán)行為的直接責任及連帶責任。其他媒體、網(wǎng)站或個人從本網(wǎng)轉(zhuǎn)載時,必須保留本網(wǎng)注明的作品出處,并自負版權(quán)等法律責任。
如涉及作品內(nèi)容、版權(quán)等問題,請在作品發(fā)表之日起一周內(nèi)與本網(wǎng)聯(lián)系,否則視為放棄相關(guān)權(quán)利。