軟件無線電或通信調(diào)制解調(diào)器等信號處理系統(tǒng)的質(zhì)量取決于所選硬件平臺的性能。早期的設(shè)計探索使設(shè)計人員能夠在寄存器傳輸級 (RTL) 和軟件可用之前深入了解實(shí)現(xiàn)挑戰(zhàn)、增強(qiáng)性能和功耗的架構(gòu)決策以及硬件/軟件分區(qū)。

此外，早期的設(shè)計探索有助于架構(gòu)設(shè)計決策，有助于規(guī)劃當(dāng)前和未來的需求。設(shè)計人員可以進(jìn)一步擴(kuò)展設(shè)計探索以進(jìn)行故障分析并確定測試用例以進(jìn)行驗(yàn)證。

本文介紹了系統(tǒng)級建模和仿真方法，用于在設(shè)計流程的早期為軟件定義無線電或高速通信調(diào)制解調(diào)器構(gòu)建信號處理平臺。

問題 
大多數(shù)復(fù)雜系統(tǒng)（例如高速信號處理平臺）都會經(jīng)歷昂貴的設(shè)計迭代。超過 70% 的時間迭代是由于不正確的設(shè)計決策或?qū)π枨蟮恼`解。此外，還有許多因素會影響此類復(fù)雜系統(tǒng)。其中一些是低處理延遲、低功耗、可配置性和資源限制。早期的設(shè)計探索有助于克服這些問題。

設(shè)計師和建筑師遵循多種方法來進(jìn)行設(shè)計探索和分析。盡管分析方法提供了有關(guān)壞情況執(zhí)行時間的重要信息，但大多數(shù)范圍不會發(fā)生在現(xiàn)實(shí)生活中。物理測試方法可以提供準(zhǔn)確的信息，但不適用于 SDR 或高速通信調(diào)制解調(diào)器等復(fù)雜系統(tǒng)。

解決方案 
離散事件仿真使設(shè)計人員和架構(gòu)師能夠在更短的時間內(nèi)評估具有成百上千個用例、任務(wù)調(diào)度和系統(tǒng)配置的目標(biāo)系統(tǒng)。離散事件建模和仿真不僅有助于構(gòu)建極其復(fù)雜的仿真模型，還使架構(gòu)師和設(shè)計師能夠運(yùn)行廣泛的用例和概率集。

此外，硬件架構(gòu)組件和框架的預(yù)構(gòu)建和驗(yàn)證庫的可用性有助于建模軟件架構(gòu)。它們提高了系統(tǒng)模型的準(zhǔn)確性并減少了構(gòu)建仿真模型的時間。

• 專注于結(jié)果的分析和解釋，而不是構(gòu)建模型。

• 通過使用應(yīng)用程序配置文件運(yùn)行模擬來探索平臺選擇，從而優(yōu)化產(chǎn)品架構(gòu)；硬件與軟件決策；外圍設(shè)備與性能；以及在目標(biāo)架構(gòu)上的軟件線程分布。

解決方案實(shí)施 
本文介紹了信號處理平臺的設(shè)計探索。設(shè)計探索的目的是捕獲處理延遲、現(xiàn)場可編程門陣列 (FPGA) 緩沖區(qū)要求、數(shù)據(jù)包長度對性能的影響以及硬件平臺配置的識別。可以進(jìn)一步擴(kuò)展探索，以了解每個信號處理功能的資源利用率，例如峰值查找、相關(guān)器、加權(quán)乘法和累加器。

離散事件仿真模型使用以下組件：

• 四個 5 MHz 的 ADC 通道。

• 數(shù)據(jù)包長度為 512 和 1024 字節(jié)。

• 233 MHz 的 FIFO。

• 深度為 1024 的緩沖區(qū)。

• FPGA 初始時鐘速度為 125MHz。FPGA 時鐘速度可以變化以滿足延遲要求。

• 運(yùn)行頻率為 167 MHz 的外部 DDR 內(nèi)存。

• ADSP TS201 運(yùn)行頻率為 260MHz。

使用 VisualSim Architect 的預(yù)建可配置庫以圖形方式構(gòu)建模型。處理器、內(nèi)存、FPGA 資源、總線和互連使用 VisualSim“SystemResource”庫模塊進(jìn)行建模。模數(shù)轉(zhuǎn)換器 (ADC) 被建模為流量發(fā)生器，并負(fù)責(zé)生成 5MHz 的數(shù)字樣本。

在這個系統(tǒng)探索中，我們考慮了每個功能的抽象細(xì)節(jié)。通過集成 matlab/simulink/C/C++ 模塊，可以利用這些細(xì)節(jié)來創(chuàng)建精細(xì)模型。對于每個函數(shù)，我們都考慮了系統(tǒng)生成器中運(yùn)行的現(xiàn)有 Verilog 代碼的時序值和標(biāo)準(zhǔn)發(fā)布值。加權(quán)輸入的總和被轉(zhuǎn)發(fā)到數(shù)字信號處理器進(jìn)行顯示處理和浮點(diǎn) FFT，然后將數(shù)據(jù)寫入幀緩沖區(qū)進(jìn)行顯示。

所提出的系統(tǒng)平臺框圖如所示，VisualSim仿真模型如所示。

圖 1. 系統(tǒng)框圖（ Design 項(xiàng)目提供）

圖 2. 信號處理平臺的 VisualSim 模型（ Mirabilis Design 項(xiàng)目）

分析和 
該模型在兩個人小時內(nèi)構(gòu)建完成，仿真在具有 4 GB RAM 的 2.6 GHz Microsoft Windows 10 平臺上運(yùn)行，模擬了 900.0 毫秒的實(shí)時時間。VisualSim 用了 25 秒的掛鐘時間來完成模擬。

探索的重點(diǎn)是根據(jù)數(shù)據(jù)包大小和捕獲功率與性能的權(quán)衡來實(shí)現(xiàn)算法處理截止時間。

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分析 1 
此探索將緩沖區(qū)深度視為“數(shù)據(jù)包長度”大小的兩倍，并期望 512 字節(jié)數(shù)據(jù)包長度的信號處理延遲低于 20 毫秒。

圖 3 中顯示的模擬顯示處理延遲為 24.52 毫秒。這表明在 FPGA 上實(shí)現(xiàn)的信號處理功能需要更多的周期來處理?？朔@一挑戰(zhàn)的解決方案是提高 FPGA 的時鐘速度或修改算法。我們決定提高 FPGA 的時鐘速度作為初步解決方案。

圖 3. 處理延遲圖（ Mirabilis Design 項(xiàng)目和分析）

圖 4：系統(tǒng)功耗（ Design 項(xiàng)目提供）

通過不斷的探索，我們發(fā)現(xiàn)通過將FPGA時鐘速度從125 MHz提高到170 MHz，系統(tǒng)滿足20 ms的延遲要求。我們發(fā)現(xiàn)平均功耗（6.2 瓦）僅增加了 1.1 瓦。

延遲圖如圖 5 所示，功耗圖如圖 6 所示。

圖 5. 處理延遲（ Mirabilis Design 項(xiàng)目）

圖 6. 系統(tǒng)功耗（ Design 項(xiàng)目提供）

考慮到增加數(shù)據(jù)包長度支持的需求的可能性，我們通過將數(shù)據(jù)包長度從 512 字節(jié)增加到 2048 字節(jié)來擴(kuò)展系統(tǒng)分析。我們發(fā)現(xiàn)功耗沒有顯著變化。但是，實(shí)現(xiàn)的處理延遲為 76 毫秒，而預(yù)期延遲為 20 毫秒或更短。的系統(tǒng)平均功耗為 7.8 瓦。

圖 7. 處理延遲（ Mirabilis Design 項(xiàng)目）

我們還查看了某些函數(shù)的緩沖區(qū)占用情況。對于所有上述場景，表 1 中顯示的每個函數(shù)的數(shù)據(jù)包數(shù)緩沖區(qū)占用率是相同的。這表明算法實(shí)現(xiàn)未優(yōu)化以支持?jǐn)?shù)據(jù)包大小的變化，并且如果設(shè)計需要可變數(shù)據(jù)包大小，則實(shí)現(xiàn)也不可行。

表 1：緩沖要求

分析 2 
在此探索過程中，我們?yōu)槊總€ ADC 通道的每個功能建模專用資源。

我們查看了處理延遲圖和平均功耗圖來評估系統(tǒng)配置。

處理延遲如圖 8 所示，平均系統(tǒng)功耗如圖 9 所示。

圖 8. 處理延遲（ Mirabilis Design 項(xiàng)目）

由于每個 ADC 通道的每個功能都有專用的 FPGA 資源，與分析 1 中所示的平均系統(tǒng)功耗相比，系統(tǒng)的功耗顯著增加。但是平均端到端延遲低于 10.8 毫秒，峰值延遲為 11.1 毫秒.

圖 9. 平均功耗（ Design 項(xiàng)目提供）

這表明，如果為每個 ADC 通道考慮專用 FPGA 資源，即使在較低的 FPGA 時鐘速度下也可以滿足性能要求。

不利的一面是，我們注意到 FPGA 資源需求更多，平均功耗也增加了 100%。

結(jié)論 
通過建模和仿真進(jìn)行的早期設(shè)計探索驗(yàn)證了實(shí)現(xiàn)信號處理算法的硬件能力和效率。這確保所選架構(gòu)具有足夠的處理能力，以滿足當(dāng)前和未來在系統(tǒng)性能、功率和可靠性方面的要求。使用 VisualSim 進(jìn)行性能建模使我們能夠估計資源需求、性能和功率統(tǒng)計數(shù)據(jù)以做出設(shè)計決策。

在我們的研究中，我們發(fā)現(xiàn)通過“分析 - 1”，系統(tǒng)架構(gòu)師可以做出平衡系統(tǒng)性能和功耗的設(shè)計決策。“分析 - 2”表明，即使時鐘速度較低也可以實(shí)現(xiàn)系統(tǒng)性能，但需要更多的 FPGA 資源和幾乎 100% 的功率要求。