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歷史最低報(bào)價(jià)：￥4.5000 歷史最高報(bào)價(jià)：￥80.0000 歷史平均報(bào)價(jià)：￥26.8617

epm7128stc100-10中文資料

  • CPLD在多路高速同步數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

    ，來監(jiān)測(cè)cpld、ad676等的工作和判斷損壞與否。通過處理器的配合就使cpld支持系統(tǒng)的在線自檢，解決了以往類似設(shè)計(jì)中存在錯(cuò)誤而處理器又無法進(jìn)行故障定位的問題。圖4 2 系統(tǒng)仿真和驗(yàn)證 以上設(shè)計(jì)用vhdl語言描述完成后，首先在active-hdl5.1環(huán)境下進(jìn)行編譯、綜合、適配后再時(shí)序仿真；但這只是純邏輯驗(yàn)證，此時(shí)時(shí)序仿真圖中沒有包含任何硬件延遲信息。結(jié)果正確后，在max+plusii 10.0環(huán)境下進(jìn)行編譯、綜合、適配后，再進(jìn)行時(shí)序仿真驗(yàn)證。由于考慮了硬件因素，選擇max7000s系列的epm7128stc100-10器件后，該器件的擺率位turbo bit必須選中，否則在高速時(shí)鐘輸入時(shí)，maxplus的仿真結(jié)果不正確。圖4即為在maxplus下的時(shí)序仿真結(jié)果，模擬40 mhz的cpld時(shí)鐘輸入和主處理器50ns的外部存儲(chǔ)器訪問周期，可以達(dá)到ad676的最快轉(zhuǎn)換速度。實(shí)際電路也驗(yàn)證了這一點(diǎn)。 考慮到cpld也完成系統(tǒng)的一部分譯碼功能，此時(shí)，maxplus所產(chǎn)生的報(bào)告文件表明資源利用情況，如表1所列。在文章的最后詳細(xì)給出了狀態(tài)機(jī)模塊的時(shí)序電路的vhdl設(shè)計(jì)程序。表1 邏輯陣列塊 邏輯單元

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EPM7128STC100 EPM7128STC EPM7128SQC100-6 EPM7128SQC100-10 EPM7128SQC100 EPM7128SQC EPM7128SLI84-10 EPM7128SLC84-7 EPM7128SLC84-6 EPM7128SLC84-5

EPM7128STC100-15 EPM7128STC100-7 EPM7160 EPM7160SLC84 EPM7160SQC160-6 EPM7160STC100-6 EPM7192 EPM7256 EPM7256AE EPM7256AETC100

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