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時的頻率控制字f，并且將f的值通過api函數iowr_altera_avalon_pio_data（）從i／o端口輸出以控制dds，然后延遲2 s使dds保持該輸出頻率一段時間，并且通過jtag_uart端口在console調試界面向用戶提示當前的信號源的輸出頻率，程序如下： 圖7為quartusⅱ中生成的嵌入式軟核示意圖。 4 結 語 該設計在21controll公司提供的v4.o fpga／sopc開發(fā)學習套件上面通過仿真驗證，該套件的核心芯片為cycloneⅱ系列：ep2c20f484c8，其具有18 752個邏輯單元（le）和52個m4k ram塊，能夠很好地設計存儲需要的數據，完全符合設計要求。通過調試程序在niosⅱide編程環(huán)境中的console窗口觀察如圖8所示。 參考文獻:[1]. pcb datasheet http://www.udpf.com.cn/datasheet/pcb_1201640.html.[2]. rom datasheet http://www.udpf.com.cn/datasheet/rom_1188413.html.[3]. ep2c20f484c8
采用jtag_uart接口實現pc和niosⅱ系統之間的串行通信，通過在程序中調用相關驅動函數傳輸數據，可以在集成開發(fā)環(huán)境ide的console窗口中觀察到運行數據。 a／d轉換器采用串行12位a／d轉換器ads7822，其最高采樣率位75 ks／s，將它設置為掛接在avalon總線上的從設備，通過niosⅱ操作系統發(fā)起詢問傳輸獲取數據。 鍵盤 用于用戶輸入信息給處理器。 在fpga中有著豐富的存儲器資源，對于驗證的試驗板，aitera公司提供的cycloneⅱ系列fpga芯片ep2c20f484c8含有18 752個le(logic elements，邏輯單元)，52個嵌入式ram模塊，35個18×18乘法器模塊，4個數字鎖相環(huán)，完全能實現中小規(guī)模的數字信號處理運算，在fpga中的整體算法框圖如圖3所示。 2 外圍處理邏輯的設計與實現 2．1 “乒乓”ram的設計與實現 為了保持數據處理的連續(xù)性，這里采用“乒乓”ram數據緩沖模式，即兩組功能能相互切換且長度相同的ram。它的工作原理是：其中一組ram在進行儲存操作時；另一組ram進行讀取操作，并且讀取和存儲的速率
計算得到此時的頻率控制字f，并且將f的值通過api函數iowr_altera_avalon_pio_data（）從i／o端口輸出以控制dds，然后延遲2 s使dds保持該輸出頻率一段時間，并且通過jtag_uart端口在console調試界面向用戶提示當前的信號源的輸出頻率，程序如下： 圖7為quartusⅱ中生成的嵌入式軟核示意圖。 4 結 語 該設計在21controll公司提供的v4.o fpga／sopc開發(fā)學習套件上面通過仿真驗證，該套件的核心芯片為cycloneⅱ系列：ep2c20f484c8，其具有18 752個邏輯單元（le）和52個m4k ram塊，能夠很好地設計存儲需要的數據，完全符合設計要求。 來源:qick
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