EP2C20F484C7
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專注軍工軍航事業(yè)，進口原裝
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IC FPGA 315 I/O 484FBGA
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IC CYCLONE II FPGA 20K 484-FBGA
Altera
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數字音頻廣播(dab)是繼調幅(am)、調頻(fm)廣播之后的第三代廣播。與現行廣播相比，dab具有音質好(cd質量)、可實現多媒體及高速移動接收、可加密、發(fā)射功率小、覆蓋面積大、頻譜利用率高、抗干擾能力強等優(yōu)點。dab傳送的業(yè)務可以是多種多樣的，除了普通的音頻節(jié)目，它也可以傳送任何形式的其它數據，比如文字、靜止圖像或活動影音。因此，人們也稱dab為數字多媒體廣播(dmb)。 本文主要介紹了基于pc和cyclone ii ep2c20f484c7的fpag上實現dab發(fā)射系統(tǒng)編碼器的軟硬件設計，設計充分考慮了電路規(guī)模和資源利用的要求。本設計最終用于測試dab/dmb接收機。 dab發(fā)射系統(tǒng)編碼器設計 dab的發(fā)射系統(tǒng)主要包括處于節(jié)目提供商位置的信源編碼器、處于廣播臺位置的復用器和處于發(fā)射位置的cofdm(編碼正交頻分復用)編碼調制器，其中cofdm又可分為信道編碼和ofdm調制兩部分。dab發(fā)射端的編碼器主要包括解eti(業(yè)務群傳輸接口)幀模塊，信道編碼模塊，dqpsk調制模塊，ofdm調制模塊，上變頻模塊，數字濾波模塊、usb接口模塊等。其中信道編碼模塊包括能量擴散、可刪除型卷積編碼、時間交織
rogrammablechip)的簡稱，是altera公司提出的一種在可編程邏輯器件上靈活、高效實現soc的解決方案。將處理器、存儲器、i/o、lvds、cdr等系統(tǒng)設計模塊集成到一枚fpga或者cpld上，構成一種可編程的片上系統(tǒng)。sopc是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)soc；其次它是可編程系統(tǒng)，具有靈活的設計方式，可裁剪、擴充、升級，并且具備軟硬件在系統(tǒng)可編程的功能。fpga則是sopc的高效設計平臺。本系統(tǒng)是在altera公司的de1上實現，fpga采用的是cyclone ii ep2c20f484c7。伴隨著nios的發(fā)展，altera的sopc概念逐漸為人們所接受，進而又推出了第二代處理器軟核nios ii，提高了處理能力、減少了資源占用，并在價格上擁有相當大的優(yōu)勢，進一步推動了sopc的發(fā)展。系統(tǒng)模塊在sopc中可方便集成為一個系統(tǒng)。系統(tǒng)如圖1所示： 在quartus ii下搭建的系統(tǒng)如圖2所示： 設計方法與實現步驟： 整個設計采用自頂向下的設計方法，在設計之初我們先描繪出整個設計所涉及的各個部件和功能模塊，然后在sopc builder中搭建各硬件模塊
數字音頻廣播(dab)是繼調幅(am)、調頻(fm)廣播之后的第三代廣播。與現行廣播相比，dab具有音質好(cd質量)、可實現多媒體及高速移動接收、可加密、發(fā)射功率小、覆蓋面積大、頻譜利用率高、抗干擾能力強等優(yōu)點。dab傳送的業(yè)務可以是多種多樣的，除了普通的音頻節(jié)目，它也可以傳送任何形式的其它數據，比如文字、靜止圖像或活動影音。因此，人們也稱dab為數字多媒體廣播(dmb)。 本文主要介紹了基于pc和cyclone ii ep2c20f484c7的fpag上實現dab發(fā)射系統(tǒng)編碼器的軟硬件設計，設計充分考慮了電路規(guī)模和資源利用的要求。本設計最終用于測試dab/dmb接收機。 dab發(fā)射系統(tǒng)編碼器設計 dab的發(fā)射系統(tǒng)主要包括處于節(jié)目提供商位置的信源編碼器、處于廣播臺位置的復用器和處于發(fā)射位置的cofdm(編碼正交頻分復用)編碼調制器，其中cofdm又可分為信道編碼和ofdm調制兩部分。dab發(fā)射端的編碼器主要包括解eti(業(yè)務群傳輸接口)幀模塊，信道編碼模塊，dqpsk調制模塊，ofdm調制模塊，上變頻模塊，數字濾波模塊、usb接口模塊等。其中信道編碼模塊包括能量擴散、可刪
rogrammablechip)的簡稱，是altera公司提出的一種在可編程邏輯器件上靈活、高效實現soc的解決方案。將處理器、存儲器、i/o、lvds、cdr等系統(tǒng)設計模塊集成到一枚fpga或者cpld上，構成一種可編程的片上系統(tǒng)。sopc是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)soc；其次它是可編程系統(tǒng)，具有靈活的設計方式，可裁剪、擴充、升級，并且具備軟硬件在系統(tǒng)可編程的功能。fpga則是sopc的高效設計平臺。本系統(tǒng)是在altera公司的de1上實現，fpga采用的是cyclone ii ep2c20f484c7。伴隨著nios的發(fā)展，altera的sopc概念逐漸為人們所接受，進而又推出了第二代處理器軟核nios ii，提高了處理能力、減少了資源占用，并在價格上擁有相當大的優(yōu)勢，進一步推動了sopc的發(fā)展。系統(tǒng)模塊在sopc中可方便集成為一個系統(tǒng)。系統(tǒng)如圖1所示： 在quartus ii下搭建的系統(tǒng)如圖2所示： 設計方法與實現步驟： 整個設計采用自頂向下的設計方法，在設計之初我們先描繪出整個設計所涉及的各個部件和功能模塊，然后在sopc builder中搭建各硬件模塊
mhz，輸出兩位的數字中頻信號，頻率為1.405 mhz。gsm模塊采用siemens公司的tc35，該型號的gsm模塊工作在egsm 900 mhz和gsm1 800 mhz頻率波段，提供話音和數據傳輸的無線連接，使用40引腳的零插力連接器作為控制數據、話音信號和電源線的應用接口。其串口通信波特率在300 b／s～115 kb／s之間可選，也可以在1 200 b／s～115 kb／s之間的8種波特率間自動適配。 2.2 創(chuàng)建quartusⅱ工程 創(chuàng)建項目工程名為gps，芯片選型為ep2c20f484c7，并創(chuàng)建一個原理圖文件gps.bdf。 2.3 啟動sopc builder并配置硬件系統(tǒng) 將生成的niosⅱ標準型cpu應用到系統(tǒng)中，debug level位設為1，系統(tǒng)復位映射到flash中，地址為0x0；異常映射到sram中，地址為0x-20.然后添加自己定制的lcd控制模塊lcd_interface.v到niosⅱ系統(tǒng)中。選擇rs 232串口作為系統(tǒng)與gps接收模塊的接口，在系統(tǒng)構架中添加uawt組件，命名為gps_uart，波特率設為9 600 b／s.并選擇dma數據傳輸
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