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摘要:介紹了利用ds31256的接收bert (誤碼率測(cè)試)功能實(shí)現(xiàn)分?jǐn)?shù)級(jí)t1 (ft1)上環(huán)回或下環(huán)回檢測(cè)(v.54)的方法,并給出了示例代碼。 概述 這篇應(yīng)用筆記介紹了利用ds31256的接收bert功能實(shí)現(xiàn)分?jǐn)?shù)級(jí)t1 (ft1)上環(huán)回或下環(huán)回檢測(cè)(v.54)的方法,詳細(xì)說明請(qǐng)參考分?jǐn)?shù)級(jí)t1.403附錄b規(guī)范。所提供的算法和示例代碼簡化了ds31256最終用戶的設(shè)計(jì)。 ds31256只有一個(gè)bert引擎,但有16個(gè)v.54引擎(每端口一個(gè))。因此,當(dāng)測(cè)試端口多于一個(gè)時(shí),軟件帶寬必須能夠處理多路復(fù)用技術(shù)。 算法 圖1和圖2所示流程圖詳細(xì)說明了上環(huán)回、下環(huán)回的操作流程。假設(shè)只有端口0查找ft1模板。基本算法設(shè)置bert查詢上環(huán)回模板。同步后,這個(gè)算法檢測(cè)并確保bert同步于可編程周期(例程中為0.6秒),然后查找一個(gè)全“1”模板。下環(huán)回例程中采用相同的同步、檢驗(yàn),隨后是全“1”模板。 本例中選擇0.6秒周期確保bert同步,但這個(gè)時(shí)間周期必須根據(jù)sync_loop函數(shù)運(yùn)行的快慢進(jìn)行調(diào)整。 圖1. ft1 (上環(huán)回與下環(huán)回)檢測(cè)流程 圖2
摘要:介紹了利用DS31256的接收BERT (誤碼率測(cè)試)功能實(shí)現(xiàn)分?jǐn)?shù)級(jí)T1 (FT1)上環(huán)回或下環(huán)回檢測(cè)(V.54)的方法,并給出了示例代碼。
概述
這篇應(yīng)用筆記介紹了利用DS31256的接收BERT功能實(shí)現(xiàn)分?jǐn)?shù)級(jí)T1 (FT1)上環(huán)回或下環(huán)...