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基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及模擬信號(hào)處理的設(shè)計(jì)
，在實(shí)際應(yīng)用中可根據(jù)具體情況選擇使用內(nèi)部采樣處理還是外部采樣處理。 3．2 外部信號(hào)采集外部電路對(duì)ccd信號(hào)采集主要包括除噪和a／d轉(zhuǎn)換，前者是為了在不損失圖像細(xì)節(jié)的前提下盡可能消除噪聲和干擾，以獲取高質(zhì)量的圖像；后者則是為了完成對(duì)輸出信號(hào)的數(shù)字化，以便進(jìn)一步進(jìn)行軟件處理。傳統(tǒng)ccd除噪和a/d轉(zhuǎn)換是采用分立電路來(lái)完成對(duì)輸出信號(hào)的數(shù)字化處理，對(duì)于高速采集系統(tǒng)而言，傳統(tǒng)方法顯然滿足不了要求。為了簡(jiǎn)化電路設(shè)計(jì)、提高系統(tǒng)可靠性，這里采用單片集成的ccd模擬信號(hào)的預(yù)處理芯片ad9826來(lái)完成cds及a／d轉(zhuǎn)換。該芯片內(nèi)部集成了cds電路和16位20mhz a／d轉(zhuǎn)換器。而ad9826輸出只有8位，因此采用分時(shí)輸出高8位和低8位的方法來(lái)實(shí)現(xiàn)16位數(shù)據(jù)的輸出．方框圖如圖3所示。由于ad9826對(duì)輸入信號(hào)幅值的要求可以達(dá)到4v，而未經(jīng)處理的tcdl501d輸出信號(hào)幅值為3 v左右，其中還有一個(gè)接近5 v的直流分量，需用一個(gè)差分放大器消除直流后，再放大才能接到ad9826的輸入端，實(shí)現(xiàn)對(duì)ccd輸出信號(hào)不失真的進(jìn)行處理。ad9826的cdsclk時(shí)序驅(qū)動(dòng)脈沖由fpga產(chǎn)生，串口的配置可

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