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基于FPGA的三相函數(shù)信號發(fā)生器設(shè)計
摘要：基于fpga的三相函數(shù)信號發(fā)生器以dds為核心，在altera公司cycloneⅱ系列ep2c8t144c8上實現(xiàn)正弦波、方波、三角波和鋸齒波信號的產(chǎn)生，利用單片機picl8f4550控制波形的頻率及相位差。同時單片機通過dac0832控制波形數(shù)據(jù)轉(zhuǎn)換dac902參考電壓實現(xiàn)在波形幅度的控制，d／a輸出的波形經(jīng)過放大、濾波后輸出。波形參數(shù)的輸入輸出通過觸摸屏和液晶屏實現(xiàn)，測試結(jié)果顯示該系統(tǒng)具有較高的精度和穩(wěn)定性。模擬函數(shù)信號發(fā)生器輸出波形易受輸入波形的影響，難以實現(xiàn)移相控制，移相角度隨所接負載和時間等因素的影響而產(chǎn)生漂移，頻率、幅度的調(diào)節(jié)均依賴電位器實現(xiàn)，因此精度難以保證，也很難達到滿意的效果?；趂pga的數(shù)字式三相信號發(fā)生器，精度較高，移相控制方便，實現(xiàn)頻率為1 hz～10 mhz、幅度0．1～10 v，分辨率為1°，頻率和幅度的調(diào)節(jié)均可程控的三相函數(shù)信號發(fā)生器。系統(tǒng)還具有輸出靈活、易于系統(tǒng)升級等優(yōu)點。 1 函數(shù)信號發(fā)生器的原理基于dds原理，頻率控制字m和相位控制字p分別控制dds輸出波形的頻率和相位。相位累加器是整個波形產(chǎn)生的核心，它有一個累加器和一個
在SoPC上實現(xiàn)波形發(fā)生器
microblaze處理器架構(gòu)圖在fpga內(nèi)部，以microblaze為控制核心，以dds ip為波形發(fā)生功能實現(xiàn)核心，同時加入了其他的ip核，諸如調(diào)試用的mdm（microprocessor debug module），用于與pc進行通信的uart（universal asynchronous receiver & transmitter）通用異步傳輸模塊，以及l(fā)cd顯示和4×4按鍵控制模塊，實現(xiàn)了系統(tǒng)的高度集成。fpga硬件系統(tǒng)為數(shù)字系統(tǒng)產(chǎn)生數(shù)字量，外圍電路加上高速數(shù)模轉(zhuǎn)換器件dac902，把波形數(shù)據(jù)轉(zhuǎn)換為模擬波形，即實現(xiàn)了完整的可編程片上系統(tǒng)的波形發(fā)生器。 2 硬件系統(tǒng)的具體實現(xiàn) 本設(shè)計以32位microblaze軟核處理器為系統(tǒng)的核心部分，負責(zé)指令的執(zhí)行。各種ip包括自主編寫的以及edk自帶的，使用xps下的add/edit cores工具，通過相應(yīng)類型的總線連接到microblaze上。其中uart、lcd、gpio和自主編寫的dds的ip都是通過opb（onchip peripheral bus）片上外設(shè)總線連接到處理器上的。程序存儲器ram則是由fpga
在SOPC上實現(xiàn)的波形發(fā)生器(RS232)
。系統(tǒng)的示意圖如圖2所示。在fpga內(nèi)部，以microblaze為控制核心，以ddsip為波形發(fā)生功能實現(xiàn)核心，同時加入了其他的ip核，諸如調(diào)試用的 mdm(microprocessordebug module)，用于與pc進行通信的uart(universal asynchronousreceiver&transmitter)通用異步傳輸模塊，以及l(fā)cd顯示和4×4按鍵控制模塊，實現(xiàn)了系統(tǒng)的高度集成。fpga硬件系統(tǒng)為數(shù)字系統(tǒng)產(chǎn)生數(shù)字量，外圍電路加上高速數(shù)模轉(zhuǎn)換器件dac902，把波形數(shù)據(jù)轉(zhuǎn)換為模擬波形，即實現(xiàn)了完整的可編程片上系統(tǒng)的波形發(fā)生器。2 硬件系統(tǒng)的具體實現(xiàn) 本設(shè)計以32位microblaze軟核處理器為系統(tǒng)的核心部分，負責(zé)指令的執(zhí)行。各種ip包括自主編寫的以及edk自帶的，使用xps下的add／edit cores工具，通過相應(yīng)類型的總線連接到microblaze上。其中uart、lcd、gpio和自主編寫的dds的ip都是通過opb(on-chipperipheral bus)片上外設(shè)總線連接到處理器上的。程序存儲器ram則是由fpga內(nèi)部的b

DAC902U的技術(shù)參數(shù)
產(chǎn)品型號:DAC902U
工作電壓(V):3/5
位數(shù):12
建立時間(uS):0.030
輸出類型:電流
通道數(shù):1
DNL最大值(±1LSB):1.750
INL最大值(±1LSB):2.500
接口方式:并口
基準:內(nèi)部/外部
功耗(mW):170
封裝/溫度(℃):28SOIC/-...

DAC902
＋5V或＋3V單電源操作；高無寄生動態(tài)范圍：5MHz輸出100MSPS：67dBc；低干擾：3pV，低功耗：在＋5V時170mW；內(nèi)部基準：可選Ext。基準；可調(diào)式全刻度范圍；倍乘式選擇

在SOPC上實現(xiàn)的波形發(fā)生器(RS232)
。系統(tǒng)的示意圖如圖2所示。在fpga內(nèi)部，以microblaze為控制核心，以ddsip為波形發(fā)生功能實現(xiàn)核心，同時加入了其他的ip核，諸如調(diào)試用的 mdm(microprocessordebug module)，用于與pc進行通信的uart(universal asynchronousreceiver&transmitter)通用異步傳輸模塊，以及l(fā)cd顯示和4×4按鍵控制模塊，實現(xiàn)了系統(tǒng)的高度集成。fpga硬件系統(tǒng)為數(shù)字系統(tǒng)產(chǎn)生數(shù)字量，外圍電路加上高速數(shù)模轉(zhuǎn)換器件dac902，把波形數(shù)據(jù)轉(zhuǎn)換為模擬波形，即實現(xiàn)了完整的可編程片上系統(tǒng)的波形發(fā)生器。2 硬件系統(tǒng)的具體實現(xiàn) 本設(shè)計以32位microblaze軟核處理器為系統(tǒng)的核心部分，負責(zé)指令的執(zhí)行。各種ip包括自主編寫的以及edk自帶的，使用xps下的add／edit cores工具，通過相應(yīng)類型的總線連接到microblaze上。其中uart、lcd、gpio和自主編寫的dds的ip都是通過opb(on-chipperipheral bus)片上外設(shè)總線連接到處理器上的。程序存儲器ram則是由fpga內(nèi)部的b

請問有誰用過DAC902芯片？
請問有誰用過dac902芯片？小弟看了幾遍說明書，不是太懂，哪位好心大蝦大概講一下這個芯片的用法，謝謝！
能給個正弦信號產(chǎn)生電路方案嗎？
謝謝各位我決定用dspic+dac方式，ad的dds精度較高的都在$10以上，而且購買是個較大的問題。我和貝能聯(lián)系過dapic30，力源有ti的dac902，這樣可以實現(xiàn)任意波形的生成，頻率也能夠任意控制。

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DAC902供應(yīng)商優(yōu)質(zhì)現(xiàn)貨

DAC902PDF下載地址(大小:216.176KB)

DAC902價格行情

DAC902中文資料

基于FPGA的三相函數(shù)信號發(fā)生器設(shè)計

在SoPC上實現(xiàn)波形發(fā)生器

在SOPC上實現(xiàn)的波形發(fā)生器(RS232)

DAC902U的技術(shù)參數(shù)

DAC902

在SOPC上實現(xiàn)的波形發(fā)生器(RS232)

請問有誰用過DAC902芯片？

能給個正弦信號產(chǎn)生電路方案嗎？

DAC902替代型號

DAC902供應(yīng)商優(yōu)質(zhì)現(xiàn)貨

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DAC902價格行情

DAC902中文資料

DAC902

DAC902替代型號

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