在現(xiàn)代電子系統(tǒng)設(shè)計中，ADC（模擬 - 數(shù)字轉(zhuǎn)換器）和 FPGA（現(xiàn)場可編程門陣列）之間的 LVDS（低壓差分信號）接口設(shè)計至關(guān)重要。合理的 LVDS 接口設(shè)計能夠確保數(shù)據(jù)的高速、可靠傳輸，從而提升整個系統(tǒng)的性能。本文將詳細(xì)闡述 ADC 和 FPGA 之間 LVDS 接口設(shè)計需要考慮的因素，包括 LVDS 數(shù)據(jù)標(biāo)準(zhǔn)、LVDS 接口數(shù)據(jù)時序違例解決方法以及硬件設(shè)計要點(diǎn)。
LVDS（低壓差分信號）標(biāo)準(zhǔn)是業(yè)界廣泛采用的差分?jǐn)?shù)據(jù)傳輸標(biāo)準(zhǔn)，它采用雙線、低擺幅差分信號進(jìn)行數(shù)據(jù)傳輸。LVDS 具有諸多優(yōu)點(diǎn)，如低電源電壓運(yùn)行，這使得其功耗較低，符合現(xiàn)代電子設(shè)備對低功耗的要求；能夠?qū)崿F(xiàn)高速數(shù)據(jù)傳輸，可滿足高速數(shù)據(jù)采集和處理系統(tǒng)的需求；具備良好的共模噪聲抑制能力，可有效減少外界干擾對數(shù)據(jù)傳輸?shù)挠绊懀徊⑶耶a(chǎn)生的噪音更少，有助于提高系統(tǒng)的電磁兼容性。
LVDS 是在 100Ω 的受控阻抗介質(zhì)上進(jìn)行基帶數(shù)據(jù)傳輸，傳輸介質(zhì)可以是 PCB 走線、背板或電纜。如圖 1 所示，LVDS 輸出由約 3.5mA 的電流源組成，該電流源驅(qū)動差分對。LVDS 接收器具有高直流輸入阻抗，因此，LVDS 驅(qū)動器的大部分電流流過 100Ω 的終端電阻器，在接收器輸入端產(chǎn)生約 350mV 的電壓。
圖 1：LVDS 發(fā)送器和接收器
ANSI/TIA/EIA - 644 - A（LVDS）標(biāo)準(zhǔn)對 LVDS 信號進(jìn)行了定義。該標(biāo)準(zhǔn)主要規(guī)定了驅(qū)動器輸出和接收器輸入特性，是一個純電氣標(biāo)準(zhǔn)。它并不包含基本規(guī)范、協(xié)議甚至完整的電纜特性，因為這些都取決于具體的應(yīng)用場景。這種靈活性使得 LVDS 標(biāo)準(zhǔn)能夠在許多應(yīng)用中輕松被采用，同時也允許參考標(biāo)準(zhǔn)根據(jù)所需的信號質(zhì)量和媒體長度或類型指定所需的數(shù)據(jù)速率。
表 1：ANSI/TIA/EIA - 644（LVDS）標(biāo)準(zhǔn)
與 CMOS 等單端方案相比，LVDS 中使用的差分?jǐn)?shù)據(jù)傳輸方法更不容易受到共模噪聲的影響。差分傳輸使用兩條具有相反電流和電壓擺動的線來傳輸數(shù)據(jù)，而單端方案如 CMOS 僅使用一條線。LVDS 接收器只會查看兩個信號之間的差異，從而可以有效消除共模噪聲。另外，由于磁場的抵消，差分信號也傾向于比單端信號輻射更少的噪聲。此外，電流模式驅(qū)動器不易產(chǎn)生振鈴和開關(guān)尖峰，進(jìn)一步降低了噪聲。
ANSI/TIA/EIA 標(biāo)準(zhǔn)基于一組限制性假設(shè)建議數(shù)據(jù)速率為 655Mbps，并基于無損耗介質(zhì)提供了 1.923Gbps 的理論值。但實(shí)際數(shù)據(jù)傳輸?shù)慕K速率和距離取決于介質(zhì)的衰減特性和來自環(huán)境的噪聲耦合。
表 2：LVDS 與其他信號標(biāo)準(zhǔn)的比較
圖 2：共模電壓范圍
當(dāng) LVDS 接收器中沒有足夠的建立和保持時間來捕獲數(shù)據(jù)時，就會發(fā)生邊沿捕獲現(xiàn)象。這種現(xiàn)象可能是由于 LVDS 對之間的 PCB 走線長度不匹配導(dǎo)致的。例如，如果 6 個 DDR LVDS 對沒有以相同的距離路由到 FPGA，則邊沿捕獲可能會發(fā)生在 12 位 ADC 中。在邊沿捕獲期間，一些數(shù)據(jù)位可能會改變其值，導(dǎo)致 FPGA 不能正確采樣 ADC 數(shù)據(jù)。
圖 3：顯示了從 ADS6129 12 位 ADC 在 FPGA 內(nèi)捕獲的邊沿捕獲數(shù)據(jù)
從圖 3 中可以觀察到，由于 ADC 數(shù)據(jù)的邊緣捕獲出現(xiàn)了峰值。在這種情況下，對比特 D6 和 D8 觀察到邊沿捕獲。峰值是由于 D6 和 D8 位的建立和保持時間違規(guī)造成的。圖中 x 軸表示采樣數(shù)，y 軸表示 12 位 ADC 的信號幅度。
邊沿捕獲問題可以通過兩種方法來解決。
通過使用 ADC 的串行接口或并行模式調(diào)整輸出時鐘邊沿，ADC LVDS 數(shù)據(jù)可以相對于時鐘延遲。只有調(diào)整輸出時鐘邊沿才有可能改變所有 LVDS 對相對于輸出時鐘的建立和保持關(guān)系。圖 4 提供了 ADS6129 串行模式下時鐘位置偏移功能的詳細(xì)信息。
另外，ADS6129 為并行模式控制時，可以通過控制 SEN 引腳電壓來控制時鐘延遲，如表 3 所示。
表 3：SEN – 模擬控制引腳
解決邊沿捕獲問題的另一種方法是利用 FPGA 內(nèi)部的延遲特性。FPGA 的每個 LVDS 對都有延遲組件。例如，Xilinx FPGA 具有稱為 “IDELAY” 的延遲元件，可用于更改每個 LVDS 對的單獨(dú)延遲。FPGA 的 IDELAY 非常靈活，可以插入任何 LVDS ADC 對和 FPGA 之間。對于圖 2 所示的邊沿捕獲問題，LVDS 對 D6_D7 和 D8_D9 需要使用 IDELAY 組件進(jìn)行延遲。此外，LVDS 數(shù)據(jù)對之間的偏斜也可以通過在 FPGA 內(nèi)使用此 IDELAY 組件來補(bǔ)償。
圖 5：FPGA 延遲塊與 ADC LVDS 數(shù)據(jù)
為了驗證建立和保持時間，系統(tǒng)設(shè)計人員可以使用測試模式生成可以在 FPGA 內(nèi)部驗證的特定模式。在測試模式下，可以使用用戶自定義模式對每個上升沿和下降沿的位翻轉(zhuǎn)進(jìn)行編程。這是用 FPGA 測試 ADC LVDS 數(shù)據(jù)接口健康狀況的方法。圖 6 提供了 ADS6129 和 ADS6149 的這種測試模式特征的信息。
圖 6：ADC 內(nèi)部的自定義測試模式選項
該測試可以確定 ADC 和 FPGA 之間的正確接口。如果測試模式通過，則可以認(rèn)為 ADC LVDS 與 FPGA 的數(shù)據(jù)接口是正確的。圖 7 顯示了 10 MHz NORMAL 模擬輸入信號的數(shù)字化數(shù)據(jù)眼圖。
圖 6：10MHz 正常輸入模擬信號的數(shù)字化數(shù)據(jù)眼圖
- 差分阻抗匹配：如果 ADC 輸出和 FPGA 輸入引腳之間的布線距離較大，則必須注意將差分阻抗保持在 100Ω 附近。差分對的總長度并不重要，但在指定內(nèi)差分對之間的匹配很重要。此匹配規(guī)范取決于 ADC 采樣率以及設(shè)置和保持時間裕度。
- 跨分割處的阻抗要求：在 ADC LVDS 輸出和 FPGA 輸入之間的任何跨分割處，差分特性阻抗應(yīng)在 90Ω 至 110Ω 之間。由于 LVDS 信號的邊緣速率很快，阻抗匹配非常重要，否則可能會導(dǎo)致信號反射和失真。
- PCB 層數(shù)選擇：在 PCB 中使用至少 4 層。高速設(shè)計需要接地、電源和單端信號（如 CMOS）以及 LVDS 信號的單獨(dú)層，這樣可以減少信號之間的干擾，提高信號的完整性。
圖 7：典型 4 層 PCB 層疊
- 通孔和轉(zhuǎn)彎要求：LVDS 線路應(yīng)盡量減少 PCB 通孔數(shù)量，使用 45 度轉(zhuǎn)彎，避免 90 度轉(zhuǎn)彎。過多的通孔和 90 度轉(zhuǎn)彎可能會引入額外的電感和電容，影響信號的傳輸質(zhì)量。
- 終端電阻選擇：LVDS 信號在沒有終端電阻器的情況下無法正常工作。的選擇是使用 FPGA 的內(nèi)部 100Ω 終端電阻器（如果可用）。對于內(nèi)部 FPGA 終端電阻器，輸入 LVDS 終端寄存器需要在 FPGA 粘合邏輯中設(shè)置為 “TRUE”。
- 走線層選擇：在頂層上布線高速走線可以避免通孔以及通孔引起的電感。然而，在中間層上布線高速走線有助于更好地抑制噪聲。在帶狀線（中間層）而不是微帶線（頂部 / 底部）上路由噪聲信號有助于減少 EMI。
圖 8：微帶線與帶狀線
綜上所述，在進(jìn)行 ADC 和 FPGA 之間的 LVDS 接口設(shè)計時，需要綜合考慮 LVDS 數(shù)據(jù)標(biāo)準(zhǔn)、時序違例解決方法以及硬件設(shè)計要點(diǎn)等多個方面的因素。只有這樣，才能設(shè)計出高性能、可靠的 LVDS 接口，確保電子系統(tǒng)的穩(wěn)定運(yùn)行。
