從理論上講，碳化硅 (SiC) 技術(shù)比硅 (Si) 具有優(yōu)勢(shì)，這使得它看起來(lái)可以作為電力電子中現(xiàn)有 MOSFET 的直接替代品。這在一定程度上是正確的，但只要關(guān)注該技術(shù)與硅的不同之處，以及如何優(yōu)化電路技術(shù)（例如軟開(kāi)關(guān)），超越硅的實(shí)際應(yīng)用，就可以從 SiC 中獲得更多收益。
　　與硅相比，SiC 的帶隙更寬，因此擊穿電壓和電子遷移率更高，從而降低了導(dǎo)通電阻。與硅相比，SiC 的開(kāi)關(guān)速度也更快，從而提高了效率，并能夠設(shè)計(jì)出體積更小的電力電子系統(tǒng)。SiC 的熱導(dǎo)率也明顯高于硅，因此可以設(shè)計(jì)出在更高溫度下運(yùn)行的電力電子設(shè)備，而不會(huì)犧牲性能或可靠性。
　　基于傳統(tǒng)硅超結(jié) MOSFET 的電路僅需考慮簡(jiǎn)單的軟開(kāi)關(guān)技術(shù)，而 SiC 的典型工作頻率較高，這意味著仔細(xì)分析損耗發(fā)生的時(shí)間和地點(diǎn)將大有裨益。反過(guò)來(lái)，這種分析可以帶來(lái)新穎的解決方案，避免傳統(tǒng) MOSFET 電路設(shè)計(jì)固有的損耗。
　　例如，SiC 等寬帶隙技術(shù)的一個(gè)關(guān)鍵優(yōu)勢(shì)是能夠保證給定導(dǎo)通電阻下的更高擊穿電壓。與體硅器件所需的較厚層相比，這允許使用更薄的漂移層，其電阻更小。同時(shí)，晶格的組成可提供更高的載流子遷移率。終結(jié)果是電導(dǎo)率顯著提高。

　　結(jié)型場(chǎng)效應(yīng)晶體管( JFET) 是化漏源電阻的選擇。在 MOSFET 中，載流子必須通過(guò) MOS 界面處的電阻反轉(zhuǎn)通道穿過(guò) p 基極（p 阱）區(qū)域的表面，然后才能進(jìn)入 n 型漂移區(qū)。然而，在 JFET 中，沒(méi)有這樣的反轉(zhuǎn)通道。通過(guò)使用高體多數(shù)載流子遷移率，JFET 接近導(dǎo)通電阻與擊穿電壓的理論極限。與 MOSFET 設(shè)計(jì)相比，Qorvo 的 SiC JFET 器件允許晶體管設(shè)計(jì)具有更大的擊穿電壓安全裕度，導(dǎo)通電阻幾乎是競(jìng)爭(zhēng)器件的一半。

　　圖 1. Qorvo 的 Gen4 SiC FET 的 RdsA 大約是傳統(tǒng) SiC MOSFET 的一半。圖片由Bodo's Power Systems 提供  [PDF]
　　傳統(tǒng)上，單獨(dú)使用耗盡型 JFET 會(huì)帶來(lái)電路設(shè)計(jì)挑戰(zhàn)。作為常開(kāi)器件，它需要負(fù)電壓才能完全關(guān)閉。然而，SiC MOSFET 的閾值電壓較低，因此負(fù)柵極電壓在實(shí)際電路中并不罕見(jiàn)。施加負(fù)電壓可防止晶體管在閾值電壓可能降至標(biāo)稱(chēng)水平以下的極端溫度下意外開(kāi)啟。
　　Qorvo 的解決方案將 SiC JFET 與低壓硅 MOSFET 結(jié)合在一個(gè)共源共柵結(jié)構(gòu)中，其中 SiC JFET 柵極 - 源極電壓是 Si MOSFET 漏極 - 源極電壓的倒數(shù)。該共源共柵結(jié)構(gòu)如圖 2 所示。在共源共柵配置中，外部柵極驅(qū)動(dòng)控制低壓 Si MOSFET 漏極 - 源極電壓，從而間接驅(qū)動(dòng)高壓 SiC JFET。這種共源共柵配置為習(xí)慣使用硅超結(jié) MOSFET 的工程師提供了熟悉的控制。MOSFET 的較低工作電壓對(duì)這對(duì)器件的總導(dǎo)通電阻的貢獻(xiàn)不到 10%。為了幫助集成，Qorvo 在單個(gè)封裝中提供此配置。
　　共源共柵結(jié)構(gòu)通過(guò) Si 低壓 MOSFET 控制開(kāi)關(guān)，將控制邏輯與高壓 JFET 分離。這種分離提供了優(yōu)化低壓 Si MOSFET 柵極控制電壓范圍和柵極電荷的機(jī)會(huì)，同時(shí)又不犧牲 SiC JFET 的全部性能優(yōu)勢(shì)。與通??常需要高達(dá) 18 V 的柵極電壓才能完全激活器件并充分發(fā)揮低導(dǎo)通電阻優(yōu)勢(shì)的傳統(tǒng) SiC MOSFET 不同，共源共柵架構(gòu)允許更低的柵極控制電壓，并且無(wú)需在關(guān)斷狀態(tài)下使用負(fù)電壓。電壓范圍的縮小可將柵極電荷降低 50%（從 18 V/-4 V 到 10 V/0 V），從而有可能減少開(kāi)關(guān)過(guò)程中的損耗，特別是對(duì)于輕負(fù)載下的軟開(kāi)關(guān)應(yīng)用。
　　切換到具有 JFET 結(jié)構(gòu)的 SiC 可顯著縮小芯片尺寸。Qorvo 的器件在具有與硅超結(jié)器件相同的功率處理能力的情況下，芯片面積減少了近十倍。SiC 的導(dǎo)熱性和卓越效率抵消了芯片明顯縮小所導(dǎo)致的熱阻增加。任何進(jìn)一步的熱阻增加都可以通過(guò)采用銀燒結(jié)技術(shù)進(jìn)行芯片連接來(lái)抵消，與傳統(tǒng)焊料相比，銀燒結(jié)技術(shù)可將導(dǎo)熱率提高六倍。
　　將共源共柵結(jié)構(gòu)應(yīng)用于 SiC JFET 可進(jìn)一步提高效率，因?yàn)榭梢詼p少影響硅超結(jié)器件和 SiC MOSFET 的雜散電容。較低的雜散電容還可以通過(guò)驅(qū)動(dòng)高于硅器件甚至 SiC MOSFET 實(shí)際頻率的開(kāi)關(guān)頻率來(lái)提高密度。

　　軟開(kāi)關(guān)電路架構(gòu)的優(yōu)勢(shì)為明顯。雖然硅器件使用的軟開(kāi)關(guān)技術(shù)解決了開(kāi)關(guān)周期中開(kāi)啟和關(guān)閉階段導(dǎo)致的一些明顯的損耗源，但一代 SiC 晶體管的快速開(kāi)關(guān)能力解決了通常被忽視的更微妙的問(wèn)題。

　　圖 2. 平面 SiC MOSFET（左）和 Qorvo 共源共柵 SiC FET（右）的橫截面圖。SiC MOSFET 的主要通道電阻 (Rchannel) 被共源共柵結(jié)構(gòu)中 RDS (on)低得多的低壓 Si MOSFET 取代。圖片由 Bodo's Power Systems  [PDF]提供
　　許多基于硅器件的電路都采用零電壓開(kāi)關(guān)(ZVS)。其主要目的是在晶體管導(dǎo)通轉(zhuǎn)換期間降低漏極和源極之間的電壓，然后電流才開(kāi)始自由流過(guò)晶體管通道。理想情況下，器件漏極-源極電流 (I DS ) 和漏極-源極電壓 (V DS ) 幾乎沒(méi)有重疊，從而消除了導(dǎo)通開(kāi)關(guān)損耗。輸出電容（即漏極-源極電容與柵極和漏極之間的電容之和）通常在上一個(gè)周期的器件關(guān)斷期間完全充電至直流鏈路總線(xiàn)電壓，并重新循環(huán)到負(fù)載中，以避免在下一個(gè) ZVS 導(dǎo)通事件期間產(chǎn)生損耗。

　　由于硅器件具有高輸出電容，使用傳統(tǒng) Si 器件進(jìn)行 ZVS 開(kāi)啟會(huì)導(dǎo)致開(kāi)關(guān)周期內(nèi)出現(xiàn)長(zhǎng)達(dá) 300 ns 的死區(qū)時(shí)間。在開(kāi)關(guān)頻率為 500 kHz（2s 周期）時(shí)，開(kāi)啟和關(guān)閉轉(zhuǎn)換期間的 300 ns 死區(qū)時(shí)間占占空比的 30%。SiC JFET 比 Si MOSFET 具有一個(gè)關(guān)鍵優(yōu)勢(shì)，因?yàn)樗妮敵鲭娙莸?10 倍，清除時(shí)間更短，尤其是在低漏極-源極電壓偏置下，而 Si MOSFET 的輸出電容會(huì)顯著增加。硅超結(jié)器件在低漏極-源極電壓偏置下的 CV 曲線(xiàn)具有很強(qiáng)的非線(xiàn)性，這導(dǎo)致在半橋拓?fù)渲械拈_(kāi)關(guān)轉(zhuǎn)換期間，總線(xiàn)電壓附近的高電壓轉(zhuǎn)換時(shí)間和 0V。這縮短了 ZVS 所需的死區(qū)時(shí)間，可以用更高頻率的操作或向負(fù)載輸送更多功率來(lái)?yè)Q取。

　　圖 3.  ZVS 軟開(kāi)關(guān)應(yīng)用中的關(guān)鍵波形和損耗分布圖。圖片由 Bodo's Power Systems 
　　由于電壓轉(zhuǎn)換時(shí)間較長(zhǎng)且關(guān)斷開(kāi)關(guān)損耗相對(duì)較高，使用 Si 器件的 ZVS 電路設(shè)計(jì)僅限于 150 kHz 以下的開(kāi)關(guān)頻率。借助 Qorvo SiC FET 的快速開(kāi)關(guān)能力，開(kāi)關(guān)頻率邊界可推至 500 kHz 以上。與導(dǎo)通開(kāi)關(guān)損耗類(lèi)似，如果關(guān)斷期間電流下降與漏源電壓上升之間的重疊化，效率會(huì)提高。

　　然而，隨著開(kāi)關(guān)速度的提高， EMI變得更具挑戰(zhàn)性。設(shè)計(jì)人員必須在設(shè)計(jì)階段早期努力將關(guān)鍵電流換向環(huán)路的 PCB 寄生效應(yīng)降至，以充分利用 SiC 的快速開(kāi)關(guān)能力。然而，當(dāng)考慮安全要求（例如間隙、爬電距離等）時(shí)，可以實(shí)現(xiàn)的優(yōu)化程度是有限的。一旦電路設(shè)計(jì)完成，有兩種常用方法可以進(jìn)一步微調(diào)關(guān)斷漏極-源極電壓尖峰和振鈴。一種是使用高柵極電阻 (Rg) 來(lái)減慢器件開(kāi)關(guān)速度。一種更有效、更高效的方法是使用如圖 4 所示的具有低柵極電阻的緩沖電路。換句話(huà)說(shuō)，使用小柵極電阻來(lái)實(shí)現(xiàn) SiC 器件的快速開(kāi)關(guān)，并使用緩沖 RC 來(lái)控制 V DS尖峰和振鈴。器件緩沖 C s提供 V DS峰值過(guò)沖控制，而 C d 則通過(guò)放置在快速開(kāi)關(guān)半橋附近來(lái)限度地減少電源環(huán)路雜散電感。R s和 R d可抑制 V DS振鈴。

　　圖 4.  DPT 原理圖，兩個(gè)開(kāi)關(guān)上均帶有 RC 緩沖器，用于 (a) 硬開(kāi)關(guān)和 (b) ZVS 軟開(kāi)關(guān)。圖片由 Bodo's Power Systems提供 [PDF]

　　一個(gè)常見(jiàn)的誤解是使用緩沖器效率低。對(duì)于半橋拓?fù)洌ㄍǔＳ糜?LLC 或 PSFB 等 ZVS 應(yīng)用），使用緩沖器比使用高柵極電阻效率高得多，因?yàn)樵黾拥穆O-源極電容不會(huì)產(chǎn)生任何導(dǎo)通損耗。在關(guān)斷 dv/dt 階段，續(xù)流器件的位移電流將進(jìn)一步降低已主動(dòng)關(guān)閉的器件的關(guān)斷電流，從而減少電壓和電流重疊，大大降低關(guān)斷損耗 (E off )。位移電流水平由公式 I = C*dv/dt 確定。C 是等效輸出電容，包括器件輸出電容 (C oss ) 和并聯(lián)在器件漏極-源極上的額外緩沖器 C s。如果漏極和源極之間有額外的緩沖器電容，并且 dv/dt 較高（即柵極電阻較低），位移電流將更高。這樣，與主動(dòng)關(guān)斷器件的 V DS重疊的電流就會(huì)減少，從而降低關(guān)斷開(kāi)關(guān)損耗。這種方法使我們能夠控制 V DS振鈴和尖峰，而不會(huì)犧牲太多的器件開(kāi)關(guān)速度（如果我們使用高 Rg 解決方案的話(huà)）。圖 5 顯示了帶和不帶緩沖器的雙脈沖測(cè)試關(guān)斷波形，直觀地表明使用低柵極電阻的緩沖器可大大減少電壓和電流重疊，從而減少關(guān)斷開(kāi)關(guān)損耗。

　　圖 5.  Qorvo E1B 封裝 SiC 模塊的 800V VDS、100A IDS 關(guān)斷波形：(a) 帶緩沖器 (660pF、4.7Ω、Rgoff 2.2Ω) 的 UHB100SC12E1BC3-N（1200V、100A E1B 模塊），(b) 帶緩沖器 (660pF、4.7Ω、Rgoff 2.2Ω) 的供應(yīng)商 A 1200V、100A SiC 模塊，(c) 不帶緩沖器 (Rgoff 5Ω) 的供應(yīng)商 A 1200V、100A SiC 模塊。圖片由 Bodo's Power Systems  [PDF]提供
　　通過(guò)使用緩沖器可以節(jié)省成本，這強(qiáng)調(diào)了在使用 SiC 化效率時(shí)利用軟開(kāi)關(guān)電路架構(gòu)的重要性。在硬開(kāi)關(guān)設(shè)計(jì)中，緩沖器電路的優(yōu)勢(shì)較小，因?yàn)樵谟查_(kāi)關(guān)設(shè)計(jì)中，關(guān)斷周期中存儲(chǔ)在 C s中的能量通常會(huì)在下一個(gè)開(kāi)啟周期中以器件通道中的熱量形式浪費(fèi)掉。但是，即使使用緩沖器會(huì)產(chǎn)生這種開(kāi)啟損耗，總開(kāi)關(guān)損耗（即開(kāi)啟和關(guān)閉開(kāi)關(guān)損耗的總和）仍遠(yuǎn)低于在滿(mǎn)載（即器件的額定電流水平）下僅使用高柵極電阻。
　　參考圖 5 中以 800 V 總線(xiàn)電壓和 100A 負(fù)載電流進(jìn)行的雙脈沖測(cè)試的波形，圖 6 中總結(jié)的分析表明，添加緩沖器可使供應(yīng)商 A 的 SiC MOSFET 模塊的損耗減少 50%。將 Qorvo 的基于 JFET 的器件與緩沖器結(jié)合使用，可將關(guān)斷開(kāi)關(guān)損耗額外減少 74%。這使得開(kāi)關(guān)速率可以提高三倍，并推動(dòng)外部無(wú)源元件尺寸的減小。引用 50 kW PSFB（相移全橋）的模擬，關(guān)斷開(kāi)關(guān)損耗減少 74% 還有助于推動(dòng)結(jié)溫降低 10%（圖 7）。終，更好的熱性能可使散熱器和冷卻結(jié)構(gòu)更??；兩者結(jié)合起來(lái)，可減少轉(zhuǎn)換器體積。

　　盡管 SiC 在電力電子設(shè)計(jì)方面比硅具有固有優(yōu)勢(shì)，但要重新評(píng)估器件選擇和電路拓?fù)?，以獲得性能。快速開(kāi)關(guān)與緩沖電路和 Qorvo SiC 共源共柵 JFET 配置固有的低漏源電阻相結(jié)合，可顯著提高 ZVS 軟開(kāi)關(guān)應(yīng)用的效率和功率密度

　　圖 6.  E1B 封裝 Qorvo SiC 模塊在 800V VDS、100A IDS 下的關(guān)斷開(kāi)關(guān)損耗 DPT 測(cè)試結(jié)果：(a) 供應(yīng)商 A 1200 V、100 A SiC 模塊，帶緩沖器（660 pF、4.7 Ω、Rgoff 2.2 Ω）和不帶緩沖器（Rgoff 5 Ω），(b) Qorvo UHB100SC12E1BC3-N（E1B 封裝 1200 V、100 A SiC 模塊），帶緩沖器（660 pF、4.7 Ω、Rgoff 2.2 Ω）和供應(yīng)商 A 帶緩沖器（660 pF、4.7 Ω、Rgoff 2.2 Ω）。

　　圖 7.  50 kW 相移全橋仿真中的 FET 損耗。應(yīng)用條件：50 kW、800 V VIN、400 V VOUT、150 kHz、死區(qū)時(shí)間 150 ns、散熱器溫度 75°C。