也就是說，Delft University of Technology 與 Goodix Technology 合作，似乎憑借 0.18μm BCD 原型 IC 達到了 120.9dB 動態(tài)范圍和 -111.2dB 峰值 THD+N 的高保真數(shù)字。

    在全功率 (10% THD) 時，它可以以 90% 的效率向 8Ω 提供 13W，或者以 86% 的效率向 4Ω 提供 23W。
    具有諷刺意味的是，盡管有數(shù)字輸入，但它在內心深處求助于模擬信號。

    

   在前端，電容性 DAC 用于避免電流控制或電阻性 DAC 出現(xiàn)的熱噪聲和 1/f 噪聲。

    這會驅動基于電容耦合斬波放大器拓撲結構的閉環(huán) D 類放大器。
    由于 DAC 輸出包含采樣頻率倍數(shù)附近的 DAC 圖像以及整形量化噪聲，因此需要注意頻率規(guī)劃，以防止 DAC 輸出與各種斬波和 PWM 音調之間的互調。
    24 位輸入被上采樣到 768kHz（16×48kHz），通過數(shù)字 ΔΣ 調制器降低到 8 位，然后 DAC 將其轉換為模擬信號，供斬波放大器和 D 類放大器的其余部分使用，D 類放大器具有 4.992MHz從 14.4V 軌運行的三級 PWM 輸出。該頻率是斬波頻率的第 13 次諧波（因此是奇數(shù)），避免了邊帶的互調。
    “然而，這也意味著 PWM 頻率不位于采樣頻率的倍數(shù) [它是 6.5x]，因此會發(fā)生一些量化噪聲折疊，”Delft 說?！靶疫\的是，PWM 頻率附近的量化噪聲被 DAC 頻譜的 sinc 滾降和低通特性衰減，因此折疊噪聲可以忽略不計?！?br>    原型為 7.5mm 2，在單獨的 FPGA 中帶有插值濾波器和數(shù)字 ΔΣ 調制器。
    高動態(tài)范圍運算放大器使用斬波放大器的問題
    同樣由代爾夫特理工大學撰寫的 ISSCC 會議的下一篇論文深入研究了在高動態(tài)范圍運算放大器中使用斬波放大器的問題，這是由于輸入和輸出開關同時轉換而信號需要有限的時間通過放大器。
    這會導致輸出的斬波時間略微錯誤，從而導致類似尖峰的輸出錯誤。
    使用兩個并聯(lián)斬波放大器，正交斬波，并交替選擇它們的輸出，遠離斬波時刻，可以消除這些尖峰。
    代爾夫特使用了一個原始質量的斬波放大器，然后只在主放大器的斬波點周圍短暫使用了并行放大器，允許并行放大器的 1/f 噪聲和偏移規(guī)格在不降低整體質量的情況下放寬，并且大多數(shù)時候可以關閉次級放大器以節(jié)省電量。
    該團隊采用0.18μm BCD 工藝在 0.57mm 2上構建放大器，5V 時消耗 620μA，選擇次級放大器后降至 530μA。
    將運算放大器作為緩沖器連接后，單個 1Vrms 79kHz（~4x Fchop）輸入會在 1kHz（4xFchop – Fin）時引起 -125.7dB IMD 音調，如果主放大器使用 100%，則在 -102dB 時會更糟的時間。
    39kHz Fin（~2x Fchop）處的數(shù)字為 -128.5dB，惡化至 112.8dB。
    在 Fin <5kHz 時，IMD 音調低于 -140dB 本底噪聲。
    輸入電流為 22.6pA。
    ISSCC 2023 論文 3.1 A 120.9dB DR，-111.2dB THD+N 數(shù)字輸入電容耦合斬波 D 類音頻放大器
    ISSCC 2023 論文 3.2 具有松弛填充技術和 22.6pA 輸入電流的斬波穩(wěn)定放大器
    每年在舊金山舉行的 IEEE 國際固態(tài)電路會議是基于 IC 的模擬、數(shù)字和射頻電路的世界展示。它為 IC 和電路設計工程師提供了一個保持技術流行并與建立聯(lián)系的機會。