在設計芯片時，設計人員需要在開發(fā)邏輯之前考慮許多權衡。例如，如果正在為移動應用開發(fā)芯片，功率就成為一個非常重要的因素。在這種情況下，需要低功耗邏輯。低功耗邏輯，顧名思義，有助于降低功耗，但會影響芯片的性能方面。同樣，如果正在為數(shù)據(jù)中心應用開發(fā)芯片，則需要高性能，而功耗相對不太重要。
    綜上所述，芯片的功耗和性能成反比，設計人員在為芯片編寫邏輯時需要找到功耗和性能的平衡點。如前所述，芯片的速度方面對于某些應用來說是必不可少的。因此，在為此類應用程序開發(fā)邏輯時，某些方法可以通過小的邏輯優(yōu)化來提高設計速度。在本文中，我們將介紹可以提高芯片設計速度的提示和技巧。
    重新格式化邏輯表達式

    有時，我們可以通過改變我們編寫邏輯的方式來提高電路的性能。下面的圖 1顯示了一個這樣的例子。盡管這兩種代碼執(zhí)行相同的功能，但合成器工具以不同的方式合成這兩種代碼。它會影響電路的延遲。

    圖 1在代碼 1（左）和代碼 2（右）中，可以在第 4 行看到差異。

    Xilinx ISE和Spartan6系列FPGA被用來分析時序性能。

    圖 2代碼 1 的原理圖顯示在頂部，代碼 2 的原理圖顯示在底部。

    圖 3這是代碼 1（左）和代碼 2（右）的延遲比較。電路 2 的速度優(yōu)于電路 1 的速度。
    結論：圖 3的時序分析表明，對于相同的邏輯，我們通過在右側放置括號獲得的總延遲減少了電路延遲。因此，它將提高電路的速度。
    使用流水線寄存器

    提高電路時序性能的另一種方法是使用流水線寄存器。通過在它們之間添加寄存器，將長組合邏輯分解為多個單元。由于數(shù)據(jù)路徑邏輯中的附加寄存器

    圖 4代碼 3（左）和代碼 4（右）具有相同的功能，但代碼 4 具有流水線寄存器而代碼 3 沒有。

    圖 5在代碼 3（左）和代碼 4（右）的延遲比較中，電路 4 的速度優(yōu)于電路 3 的速度。

    圖 6頂部顯示代碼 3 的原理圖，底部顯示代碼 4 的原理圖，其中包含流水線寄存器。
    結論：從圖 5中可以明顯看出，帶有流水線寄存器的電路的速度遠遠高于沒有流水線寄存器的電路的速度。流水線增加了延遲和面積，但也增加了操作頻率。因此，當性能是標準時，它應該是。
    將慢速信號放在數(shù)據(jù)路徑邏輯的末尾
    解決長路徑問題的另一種方法是將慢的信號帶到邏輯的所有路徑。例如，Z = A & B & C & D 可以重新排列為 Z = ( A & C & D ) & B。這確保了信號 B 在合成完成后一路回到邏輯，有助于減少邏輯的整體延遲。
    高層代碼
    將加法器和乘法器等算術運算留給綜合工具在設計中實現(xiàn)通常是個好主意。在較低級別進行設計可能會導致時序問題，因此應盡可能留給合成器。
    當在高層編寫 RTL 代碼時，加法器、時鐘域交叉單元、乘法器和時鐘門控單元等常用邏輯塊是在使用 Synopsys DC 的 DesignWare 庫的幫助下實現(xiàn)的。并且應該注意合成器很容易理解編寫的 RTL 代碼。這將產(chǎn)生高質(zhì)量的網(wǎng)表。在設計中使用狀態(tài)機并實現(xiàn)良好的層次結構將使綜合結果更好。
    執(zhí)行合成時放寬區(qū)域限制
    減少區(qū)域限制將有助于合成器工具在提供的庫信息中查找與標準 VT (SVT) 單元不同的單元。更快的單元 (LVT) 有助于減少邏輯延遲，但會增加面積和功耗。在綜合期間增加編譯器工作將允許綜合工具在生成網(wǎng)表之前嘗試不同的組合和替換。的缺點是它增加了編譯時間。
    在嚴格的時序約束下執(zhí)行綜合
    綜合的周期時間比目標周期時間短，以確保綜合工具更加努力地優(yōu)化長數(shù)據(jù)路徑。由于金屬電容在布局和布線之前無法獲得，因此綜合后獲得的時序分析只是一種估計。在較低的時鐘周期時間運行綜合可抵消后端過程中后期獲得的金屬電容和其他寄生效應。
    遵循這些方法將有助于減少設計中的延遲并使設計以更高的頻率運行。
    Deekshith Krishnegowda 是 Marvell Technology 圣克拉拉辦事處的 IC 設計工程師。他擁有圣何塞州立大學電氣和電子工程碩士學位。