利用Spartan-3 FPGA實現(xiàn)低成本DSP協(xié)處理

Xilinx公司 解決方案營銷經(jīng)理 Suhel Dhanani
信號處理工程師 Steve Zack

在過去，F(xiàn)PGA一直在DSP應(yīng)用中被用作邏輯合并器件、總線橋和外設(shè)器件。近，F(xiàn)PGA在高性能DSP應(yīng)用中獲得很大的發(fā)展，并且逐漸成為標(biāo)準(zhǔn)DSP器件的理想?yún)f(xié)處理器件。

作為DSP協(xié)處理器件，F(xiàn)PGA的高度并行結(jié)構(gòu)提供了巨大的計算能力。由于FPGA硬件是可重配置的，因此可以針對具體的應(yīng)用開發(fā)出優(yōu)化的定制結(jié)構(gòu)，非常理想地實現(xiàn)所需要的算法。

賽靈思（Xilinx）公司的新一代Spartan-3低成本FPGA采用了90nm工藝技術(shù)，不僅提供了實現(xiàn)高性能DSP功能的有效手段，而且還是一種更為經(jīng)濟(jì)的解決方案。低成本意味著可以利用它們配合傳統(tǒng)的DSP器件來實現(xiàn)高性能DSP協(xié)處理功能，通常主要是利用FPGA器件經(jīng)濟(jì)地集成DSP運算過程中的預(yù)處理和后處理器功能。

主要優(yōu)勢

FPGA架構(gòu)非常適合以高度并行的方式實現(xiàn)DSP功能，從而可以獲得極高的性能。此外，可編程能力使得用戶在實現(xiàn)所需要的功能時，可通過選擇適當(dāng)?shù)牟⑿卸仍谄骷娣e和性能之間做出折衷。

FPGA本質(zhì)上是未完全連接的邏輯和信號處理資源陣列。這些信號處理資源使設(shè)計人員可利用高度可擴(kuò)展的并行處理技術(shù)來實現(xiàn)DSP功能。

例如，傳統(tǒng)DSP解決方案以串行方式實現(xiàn)多次乘法累加（MAC）功能，而FPGA則可利用Spartan-3系列所集成的專用乘法器和寄存器以并行方式來實現(xiàn)。

作為例子，讓我們考慮一個256抽頭的有限脈沖響應(yīng)（FIR）濾波器。利用FPGA構(gòu)造中可用的資源，可以獲得一個高度并行的設(shè)計并達(dá)到更高的性能（圖1）.因為FPGA是完全硬件可編程的，因此提供了極大的靈活性，在設(shè)計中可以僅使用算法所需要的資源。

圖2示出了實現(xiàn)四個MAC功能的不同方式。通過利用FPGA構(gòu)造中的四個嵌入式乘法器，能夠以快的速度實現(xiàn)四個MAC的物理設(shè)計。同時，設(shè)計時還可選擇針對面積進(jìn)行優(yōu)化，這樣僅利用一個乘法器、一個累加器和一個寄存器就可在較低的性能水平下實現(xiàn)同樣的功能，或者也可以選擇采用半并行的方法。

盡管FPGA為DSP帶來了很大好處，但分析一下在FPGA構(gòu)造中實現(xiàn)DSP功能時的有效成本也非常重要。為了進(jìn)行 這一分析，我們將以的Spartan-3 FPGA系列為例，這一低成本系列器件集成了許多適合DSP的系統(tǒng)特點。

Spartan-3 ：針對DSP而優(yōu)化

Spartan-3 FPGA采用90nm制造技術(shù)來獲得較低的硅裸片成本。該系列器件也是擁有高效率實現(xiàn)DSP功能所需要的所有系統(tǒng)特點（這些特點一度屬于高端FPGA所專有）的低成本FPGA(表1)。

利用Spartan-3系列，只需占用整個設(shè)備的一小部分空間即可實現(xiàn)高性能的復(fù)雜DSP功能。這樣就可將設(shè)備剩余的空間留下來，用于實現(xiàn)系統(tǒng)邏輯或接口功能，從而使成本更低且系統(tǒng)集成度更高。

表2表明了如何結(jié)合Spartan-3 FPGA的器件特性和低成本特點以低成本實現(xiàn)DSP功能。表中給出了目前推出的Spartan-3器件、對應(yīng)的每秒可完成乘法累加數(shù)（MMAC/s）以及每種器件中單位MMAC/s性能的成本。

將乘法器的數(shù)量與工作頻率相乘得到MMAC/s數(shù)值。對于速度級的Spartan-3 FPGA 工作頻率為150 MHz。

然后，查一下對應(yīng)器件速度級為5萬件時的價格，就可以計算出單位MMAC/s性能所需要的成本。

如何獲得的DSP功能成本

目前，并沒有現(xiàn)成的標(biāo)準(zhǔn)來衡量在FPGA中實現(xiàn)DSP功能時的實際成本。然而，為了后面的分析，可以將有效成本理想化，用實現(xiàn)DSP功能所使用的器件面積百分比乘以單位器件成本來表示。這樣計算應(yīng)當(dāng)是公平的，因為FPGA的剩余部分還可用于其它系統(tǒng)功能。

為計算在FPGA中實現(xiàn)一項DSP功能時的有效成本，我們考慮Spartan-3系列中的中等規(guī)模器件，Spartan-3 XC3S1000。在許多情況下，給定的DSP功能并不僅使用FPGA邏輯資源，還使用到嵌入式乘法器和塊RAM。在這種情況下，我們也將這些嵌入式功能所占用的裸片空間估算數(shù)值計算在內(nèi)，并與所占用的邏輯資源裸片面積相加。

表3 示出了一些DSP功能以及在Spartan-3器件中實現(xiàn)時的有效成本。（這里沒有包括編程PROM的成本，因為在許多情況下，可以利用板上的現(xiàn)有EPROM來編程FPGA。）

DSP應(yīng)用中常用的一些功能是快速傅里葉變換（FFT）和FIR濾波器。一個采樣速率為8.1MSPS的單通道64抽頭MAC FIR濾波器利用Spartan-3系列的XC3S1000器件實現(xiàn)時，有效成本為0.41美元。注意，這一濾波器使用了200個邏輯片和4個嵌入式乘法器——大約占用裸片面積的3%。

在Spartan-3器件中還可以用低成本實現(xiàn)簡單的前向錯誤校正DSP內(nèi)核，如Viterbi和Reed Solomn功能。一個每通道1.9 MSPS的32通道并行模式Viterbi解碼器的有效成本為5.06美元，相當(dāng)于每通道0.16美元。運行在60MHz的一個Reed Solomon G.709解碼器僅占用同樣器件6.9%的資源（有效成本僅0.92美元）

復(fù)雜功能，如通常用于無線基站的數(shù)字下轉(zhuǎn)換（DDC）或數(shù)字上轉(zhuǎn)換（DUC），僅占用Spartan-3 XC3S1000器件不到20%的裸片面積（有效成本為2.49美元）。

開發(fā)工具流程

選擇賽靈思解決方案，可利用業(yè)界標(biāo)準(zhǔn)的開發(fā)工具完成的DSP設(shè)計。利用來自The MathWorks公司的MATLAB 和Simulink，配合賽靈思公司的System Generator for DSP，不必離開Simulink環(huán)境就可在目標(biāo)硬件平臺上完成信號處理算法的建模、仿真和驗證工作。

整個設(shè)計流程通常包括以下步驟：

1.DSP設(shè)計人員結(jié)合使用來自The MathWorks公司的業(yè)界標(biāo)準(zhǔn)工具和Xilinx System Generator for DSP開發(fā)并驗證硬件模型。

2.Xilinx System Generator可生成位和時鐘周期正確的HDL電路表示，HDL電路的行為保證與在Simulink/System Generator模型中所看到的功能相一致。

3.ISE設(shè)計工具完全設(shè)計綜合并生成可用于編程FPGA的位流。

這樣完全避免了通過FPGA設(shè)計人員將系統(tǒng)工程師的設(shè)計人工轉(zhuǎn)換為HDL這一易于出錯且耗費時間的步驟。圖3示出了使用Xilinx System Generator的典型設(shè)計流程。這一產(chǎn)品的發(fā)展可支持DSP設(shè)計人員利用Simulink/System Generator直接生成一個FPGA位流。

結(jié)論

Spartan-3 FPGA結(jié)合了低器件成本和針對DSP功能而優(yōu)化的架構(gòu)，從而可為高性能DSP功能提供低的價位點。通過提供可適配到現(xiàn)有工具流的設(shè)計工具，賽靈思公司進(jìn)一步為嵌入式DSP功能提供支持，同時通過將FPGA物理實現(xiàn)過程自動化來提高生產(chǎn)力。

面對功能強(qiáng)大且低成本的Spartan-3器件，強(qiáng)大的設(shè)計工具，以及越來越多的針對這一FPGA構(gòu)造而優(yōu)化的成品化DSP功能IP，利用Spartan-3 FPGA實現(xiàn)嵌入式DSP功能成為可行的選擇。