1 引 言

　　直接數(shù)字頻率合成技術(shù)(Direel Digital FrequencySynthesis，DDS)稱為第三代頻率合成技術(shù)，他利用正弦信號的相位與時(shí)間呈線性關(guān)系的特性，通過查表的方式得到信號的瞬時(shí)幅值，從而實(shí)現(xiàn)頻率合成。這種方法不僅可以產(chǎn)生不同頻率的正弦波，而且具有超寬的相對帶寬，超高的變頻速率，超細(xì)的分辨率以及相位的連續(xù)性和產(chǎn)生任意波形(AWG)的特點(diǎn)。

　　目前所使用的大部分DDS結(jié)構(gòu)，在相位累加模塊和相位幅度轉(zhuǎn)換模塊均采用了流水線技術(shù)和某些壓縮算法等，但都不能從根本上解決DDS的輸出頻率受外部時(shí)鐘頻率約束的瓶頸以及波形的輸出質(zhì)量受查找表容量限制的問題。因此在對DDS的結(jié)構(gòu)進(jìn)行深入研究的基礎(chǔ)上，我們在相位累加器部分以并行結(jié)構(gòu)來實(shí)現(xiàn)，在相位幅度轉(zhuǎn)換模塊的設(shè)計(jì)采用了QLA(Quad Line Approximation)技術(shù)結(jié)合改善的Sunderland法，在FPGA(Field Programmable Gate Array)中進(jìn)行驗(yàn)證，無雜散動(dòng)態(tài)范圍(Spur Free Dynamic Range，SFDR)可達(dá)63 dBc，3.3 V下總功耗僅為170 mw，大大提高了輸出頻率和頻譜純度，降低了功耗。

　　2 DDS工作原理

　　DDS[1,2]主要由相位累加器、波形存儲(chǔ)模塊和數(shù)模轉(zhuǎn)換器等組成。在外部參考時(shí)鐘作用下，相位累加器以步長增加，輸入到波形存儲(chǔ)模塊內(nèi)，波形存儲(chǔ)模塊包含一個(gè)周期正弦波的數(shù)字幅度信息，每個(gè)地址對應(yīng)正弦波中0～360°范圍的一個(gè)相位點(diǎn)，波形存儲(chǔ)模塊把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號，驅(qū)動(dòng)數(shù)模轉(zhuǎn)換器輸出模擬量，當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生溢出，這樣就完成了DDS輸出信號的一個(gè)頻率周期。設(shè)相位累加器的位寬為N，時(shí)鐘頻率為FeKn為步長，則產(chǎn)生信號頻率為KnFc/2N，可得到相位累加器的輸出狀態(tài)為。

　　3 DDS具體結(jié)構(gòu)實(shí)現(xiàn)及優(yōu)化

　　3.1 相位累加器的設(shè)計(jì)

　　相位累加器通常采用流水線技術(shù)來提高累加速度，但是以犧牲邏輯資源為代價(jià)。因此為能節(jié)省資源的同時(shí)又保證加法器的運(yùn)算速度，本文使用了Progression-ofstates技術(shù)，他可具體描述為幾個(gè)加法器并行執(zhí)行的結(jié)構(gòu)。由累加器的輸出狀態(tài)Am可得到相位累加器輸出的連

　　續(xù)4個(gè)狀態(tài)：

　　其中Am為加法器前一時(shí)鐘周期輸出的狀態(tài)，Km+1為每次輸入的頻率字。因此Am+1，Am+2，Am+3，Am+4四個(gè)連續(xù)的狀態(tài)就被Am和Km+1兩個(gè)狀態(tài)表示出來。如圖1所示，輸入Km+1首先分別被1，2，3，4相乘之后送入加法器，再和Am相加后就產(chǎn)生4個(gè)連續(xù)的狀態(tài)，每個(gè)狀態(tài)之間的差值都為Km+1。Am+2狀態(tài)和Am+4狀態(tài)的輸出在數(shù)字電路中可用移位方法實(shí)現(xiàn)，即左移1位和左移2位，每個(gè)狀態(tài)移位后產(chǎn)生的空位由低級輸入的頻率字位依次移位進(jìn)行填補(bǔ)，考慮到Am+3狀態(tài)根據(jù)公式可表示為：Am+3=Am+3Km+1=Am+2Km+1+Km+1=Am+2+Km+1，因此可直接由Am+2加上Km+1產(chǎn)生。這種結(jié)構(gòu)的優(yōu)點(diǎn)是把相位累加器的內(nèi)部工作時(shí)鐘降低為fc/4，反過來也就是提高了4倍的時(shí)鐘頻率，在每輸入一個(gè)頻率字的狀態(tài)下，4個(gè)加法器可同時(shí)輸出4個(gè)連續(xù)的狀態(tài)，經(jīng)過多路復(fù)用器進(jìn)行選通，保證了在外部每個(gè)fc的情況下都可輸出一個(gè)值，這樣大幅降低了流水線累加器在高速時(shí)鐘信號下工作所產(chǎn)生的功耗，并且拉高了整個(gè)系統(tǒng)時(shí)鐘的工作頻率，提高了DDS的輸出頻率。

　　3.2 相位幅度轉(zhuǎn)換模塊的設(shè)計(jì)

　　DDS中的相位到波形的轉(zhuǎn)換通常是靠ROM表的查詢來實(shí)現(xiàn)的。本文設(shè)計(jì)的是14位地址線的ROM查找表，輸出12位的數(shù)據(jù)，則需要214×12 b的ROM空間，這不僅耗用大量的邏輯資源，還導(dǎo)致功耗升高和DDS工作時(shí)鐘的下降，因此必須壓縮ROM的容量。通常先根據(jù)正弦波的對稱性，只儲(chǔ)存周期內(nèi)的波形可壓縮4倍的容量，之后要進(jìn)一步使用一些壓縮算法?？紤]到需要保證DDS的高速性，避免乘法器的使用，我們采用了Sunderland[3,4]結(jié)構(gòu)，并采用內(nèi)插法對其進(jìn)行了改進(jìn)。設(shè)相位累加器的輸出θ=a+β+γ，定義A，B，C為a，β，γ)，的字長，則[0，π/2]內(nèi)的波形可看為被A，B，C逐級內(nèi)插分割。實(shí)際定義分割值為[4.4.4]，這樣粗表內(nèi)儲(chǔ)存的取樣值就可表示為：

　　這樣粗表容量為28×9 b，細(xì)表容量為28×4 b，比經(jīng)過4倍壓縮的ROM提高了13.53倍，只要一個(gè)加法器進(jìn)行重構(gòu)。觀察粗表量化幅度仍為9 b，進(jìn)一步采用QLA技術(shù)進(jìn)行壓縮。首先將ROM中存儲(chǔ)的正弦函數(shù)變?yōu)?/P>

　　其次在

　 　　內(nèi)看成由4條不同斜率的直線組成，方程表示如下：

　　設(shè)粗表ROM存儲(chǔ)的取樣值為W，則表示為在每π/8區(qū)間內(nèi)，

　　，由于

　　可看出QLA方法可壓縮正弦幅度4 b的字長，額外需要3個(gè)加法器和兩個(gè)減法器，但壓縮比得到了很大的提高，表1把幾種常用的壓縮算法和本文的算法作了比較。具體設(shè)計(jì)中壓縮后的精粗ROM采用的是LPM ROM功能模塊，他已被Altera很好地時(shí)序優(yōu)化，且可以方便地定義地址和數(shù)據(jù)位寬度，內(nèi)部數(shù)據(jù)采用Mif文件導(dǎo)入。

　　4 結(jié) 語

　　本文從數(shù)學(xué)方法上詳細(xì)描述了一種新穎的并行結(jié)構(gòu)的DDS的沒計(jì)路徑.并在FPGA中得到驗(yàn)證。結(jié)構(gòu)設(shè)計(jì)使用了先進(jìn)的PPA結(jié)構(gòu)和QLA結(jié)合內(nèi)插的技術(shù)，大幅降低功耗和提高輸出頻率和頻譜純度，并減少邏輯資源，比專用的DDS芯片減少了近一半的PCB板面積,且能隨時(shí)在線調(diào)試和修改，實(shí)現(xiàn)任意頻率相位振幅的正弦輸出，可廣泛應(yīng)用于雷達(dá)、信號發(fā)生器、示波器、激光測距、便攜儀器、手機(jī)等，應(yīng)用前景十分廣闊。

參考文獻(xiàn):

[1]. ROM datasheet http://www.udpf.com.cn/datasheet/ROM_1188413.html.
[2]. Mif datasheet http://www.udpf.com.cn/datasheet/Mif_2043409.html.
[3]. PCB datasheet http://www.udpf.com.cn/datasheet/PCB_1201640.html.