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。對甚低比特率應用來說,尺度可變性是一個關鍵的因素,因為它提供了自適應可用資源的能力。例如,這個功能允許使用者規(guī)定:對具有較高優(yōu)先級的對象以可接受的質量顯示,第二優(yōu)先級的對象則以較低的質量顯示,而其余內容(對象) 則不顯示。對于監(jiān)控系統(tǒng)來說,在絕大部分時間內,監(jiān)視畫面的背景都保持不變,因此在要求低比特率時,對于監(jiān)視畫面的背景部分可以以較低的質量顯示,且不會影響整個畫面的效果。本系統(tǒng)采用mpeg - 4 壓縮標準,在實現(xiàn)上選擇硬壓縮和硬解壓, 所用的壓縮解壓芯片為vweb公司的vw2010 芯片。 2 硬件設計原理 2.1 vw2010 芯片的主要特點 vw2010是vweb公司開發(fā)的實時mpeg-4音視頻壓縮/ 解壓芯片(codec) 。該芯片具有以下主要特點: (1) 單片集成3 個信號處理/ 控制單元,包括一個視頻編碼(壓縮) 器、一個視頻解碼(解壓) 器和一個片內cpu(內部擴展一個音頻編碼dsp、一個音頻解碼dsp、一個多路復合單元和一個多路解復合單元) 。 (2) 為了達到可編程、高性能和低功耗,每個信號處理/ 控制單元都是由一
目前，視頻監(jiān)控已步入了全數(shù)字化的多媒體網絡時代，在這一開發(fā)背景下，文章詳細介紹了基于vw2010編解碼芯片、fpga和嵌入式cpu設計的嵌入式mpeg-4 dvr監(jiān)控系統(tǒng)的設計方式，并在此基礎上進一步介紹了vw2010芯片的應用。關鍵詞：嵌入式cpu；fpga；dvr；mpeg-4； 1引言 隨著網絡帶寬、計算機處理能力和存儲容量的快速提高，以及如mpeg-4、h.264等各種視頻編碼技術的涌現(xiàn)，從而使嵌入式dvr網絡監(jiān)控系統(tǒng)得以迅速發(fā)展與普及。 mpeg-4標準[1]采用基于對象的編碼理念，支持內容的可分級性，并具有基于內容的交互性、高效的壓縮性和通用的訪問性等特點。mpeg-4提供了易出錯環(huán)境的魯棒性，來保證其在許多無線和有線網絡及存儲介質中的應用。因此，在嵌入式多媒體網絡監(jiān)控系統(tǒng)中采用mpeg-4視頻壓縮技術不僅能夠獲得其在視頻處理方面的諸多優(yōu)勢，而且有利于網絡的實時傳輸及硬盤存儲，實現(xiàn)真正意義上的網絡遠程實時監(jiān)控。 文章針對實際需求，提出了采用vw2010編解碼芯片為核心的嵌入式mpeg-4 dvr監(jiān)控系統(tǒng)的設計方案，詳盡介紹了系統(tǒng)的設計原理和vw2010
一種dvr設計的硬件實現(xiàn)方案及與主要軟件的接口。該設計利用嵌入式x86cpu實現(xiàn)系統(tǒng)控制以及利用專用芯片實現(xiàn)了mpeg-1、-2、-4的音視頻編解碼，適合于中低端dvr的開發(fā)。 傳統(tǒng)的模擬錄像技術與數(shù)字錄像技術相比，使用視頻磁帶錄制方式的模擬系統(tǒng)圖像質量更差，而且反復使用會進一步降低其圖像質量，而且它的存儲容量也更小。目前，雖然有幾家公司推出了數(shù)字視頻錄像機(dvr)，但是主要面向高端用戶，市場售價過高很難形成突破，而dvr產品的真正成熟也需5年左右的時間。本文介紹的dvr設計方案以vw2010及snx601為核心，具有系統(tǒng)結構簡單、成本低廉、接口豐富等特點，并能加速系統(tǒng)的開發(fā)。 該嵌入式解決方案在消費類產品及中、高端視頻監(jiān)控領域具有較廣闊的應用前景。 系統(tǒng)的組成 該系統(tǒng)硬件設計如圖1所示。系統(tǒng)中虛線框部分為可替換或精簡的部分。該dvr系統(tǒng)硬件的核心是：vw2010 mpeg編解碼asic芯片及snx 601嵌入式x86 cpu。 其中，vw2010是實時mpeg-1、-2和-4音視頻系統(tǒng)編解碼芯片(同時壓縮、解壓或編碼、解碼)，完全兼容is
要占用非常高的帶寬。如果需要進行長時間的錄像、存儲，必須在保證在一定圖像質量的前提下通過壓縮技術盡量降低視頻資料的碼率，減少需要存儲的數(shù)據(jù)量，以滿足更長時間的存儲要求和減少成本，同時也可以更好的滿足網絡監(jiān)控的要求。目前在網絡監(jiān)控、視頻點播等產品應用中，mpeg-4格式的視頻壓縮算法較為流行，其碼率一般在數(shù)百kbps到1mbps左右。 視頻壓縮算法的效率決定了監(jiān)控產品的圖像質量和應用前景。要實現(xiàn)成熟的編解碼算法，需要投入大量的研發(fā)資源，而采用相應的編解碼asic芯片則可以避免軟件算法方面的投入。 vw2010是實時mpeg-1、-2和-4音視頻系統(tǒng)編解碼芯片(同時壓縮、解壓或編碼、解碼)，完全兼容iso/iec-11172-2、iso/iec-13818-2、iso/iec-14496-2和itu-t h.263(基線)。視頻編碼部分接收未壓縮的itu-r.bt.656數(shù)字視頻信號。它將輸入和壓縮的視頻轉換為mpeg-1、-2、-4或h.263格式。 其音頻編碼部分接收雙通道分立的i2s數(shù)字音頻格式數(shù)據(jù)并具有輸入濾波功能，它可將每路音頻轉換為mpeg-1、mpeg-2、mp3、aac或ac-3音頻格
統(tǒng)的需求。圖3 mips通過內部的flashc和sdramc實現(xiàn)對外圍flash和sdram的控制，其中sdram的數(shù)據(jù)地址線要與外部總線控制接口(ebusi)連接，flash的數(shù)據(jù)地址線連接到對應的flashc的數(shù)據(jù)地址端口。mips通過pci總線控制器(pcic)控制其他pci接口設備，其控制原理圖如圖2所示。2．2 mpeg-4解碼系統(tǒng)設計解碼系統(tǒng)實現(xiàn)mpeg-4硬解碼，將pci總線傳來的視頻碼流轉換成電視信號輸出。此部分關鍵是解碼芯片選擇及相關電路的設計。解碼芯片采用vweb公司的vw2010 a／v／s編解碼芯片，它可以實現(xiàn)mpeg—1、mpeg-2、mpeg-4和h．263的視頻編解碼，可以編恒速碼流或變速碼流，碼流速率為22．5kbps～15mbps，編解碼能同時進行，可實現(xiàn)codec、轉碼功能，還可以進行mp3、aac、ac-3和g7xx等多種格式的音頻編解碼。vw2010有pci、gpio、i2s和cdi等多種數(shù)據(jù)接口，解碼輸入端口有兩個：host／pci port和cdi(compressdata input)port cdi port還分串行和八位并行兩種輸入方式。解碼
摘要：在簡要分析了多媒體監(jiān)控系統(tǒng)發(fā)展現(xiàn)狀的基礎上，提出了一種基于VW2010壓縮／解壓芯片的多媒體壓縮／解壓卡的設計方案，給出了基于VW2010的多媒體監(jiān)控系統(tǒng)壓縮和解壓卡的硬件結構圖以及在Linux系統(tǒng)下VW2010的驅動程序，同時給出了在Li...
p方案眾多軟肋中的一個?！霸谄渌P鍵技術參數(shù)指標上dsp方案也無法同vweb的asic方案相比。”陳秀蓉說，“首先，dsp的音、視頻同步能力還相對較弱。其次，dsp的功耗也相對較高。以dm642為例，其工作頻率為600mhz上，而vweb的asic其工作頻率只有162mhz?！贝送猓€指出，dsp的延遲時間為5～7秒，而asic的的延遲時間僅有0.2秒?！白詈?，asic方案采用了許多專有mpeg-4處理技術，通用性較強的dsp很顯然在這方面還無法與其比擬?！彼f。 vweb的第二款產品vw2010于2002年10月問世，這令其成為全球第一家推出mpeg-4 d1單芯片音視頻編***的供應商。據(jù)稱，目前全球有300多家終端廠商正在采用vweb的芯片進行量產。以ge為例，該公司的12款數(shù)字視頻安防監(jiān)控系統(tǒng)全都采用了vweb的芯片——symdec 16 dvr是其中的典型代表：這款采用了16個vw2010的終端能夠實時的在所有16個通道上錄制和同時解壓16個d1精度的視頻信號，擁有簡單易用的接口；并且配置了dvd燒錄機、3tb的內部存儲器以及閃存和硬盤usb接口；它還是一款擁有4路ip攝像頭碼
sp方案眾多軟肋中的一個。“在其他關鍵技術參數(shù)指標上dsp方案也無法同vweb的asic方案相比?！标愋闳卣f，“首先，dsp的音、視頻同步能力還相對較弱。其次，dsp的功耗也相對較高。以dm642為例，其工作頻率為600mhz上，而vweb的asic其工作頻率只有162mhz。”此外，她還指出，dsp的延遲時間為5～7秒，而asic的的延遲時間僅有0.2秒?！白詈螅琣sic方案采用了許多專有mpeg-4處理技術，通用性較強的dsp很顯然在這方面還無法與其比擬。”她說。 vweb的第二款產品vw2010于2002年10月問世，這令其成為全球第一家推出mpeg-4 d1單芯片音視頻編解碼器的供應商。據(jù)稱，目前全球有300多家終端廠商正在采用vweb的芯片進行量產。以ge為例，該公司的12款數(shù)字視頻安防監(jiān)控系統(tǒng)全都采用了vweb的芯片——symdec 16 dvr是其中的典型代表：這款采用了16個vw2010的終端能夠實時的在所有16個通道上錄制和同時解壓16個d1精度的視頻信號，擁有簡單易用的接口；并且配置了dvd燒錄機、3tb的內部存儲器以及閃存和硬盤usb接口；它還是一款擁有4路ip攝像頭碼
∶0的ycbcr數(shù)字視頻信號，傳入sz1510音視頻壓縮采集芯片進行處理，將數(shù)字音視頻數(shù)據(jù)轉化為符合mpeg-1格式的混合影視文件，最后mpeg1數(shù)據(jù)流在arm處理器的控制下通過ide接口寫入硬盤或cf卡。在工作時，arm還將不斷監(jiān)視相關信號，并在圖像中加入相應的標志，直到接收到關機信號，系統(tǒng)自動結束壓縮工作。 2 硬件電路設計 由于mpeg-1壓縮算法需要很大的運算量，用軟件實時完成比較困難，所以在本系統(tǒng)中主要依靠專用芯片實現(xiàn)對視頻信號的高效壓縮。目前，常用的mpeg-1壓縮芯片有vw2010、w99200f、wis 7007sb等。本設計采用的是zapex公司的sz1510 mpeg-1 a/v編碼芯片，自身完成音視頻的同步編碼，16位host接口易于與多種微處理器連接。另外，該芯片還可以直接控制視頻解碼芯片saa7113h、音頻解碼芯片ak4550vt和sdram（km416s1020ct-g10）。cpu采用philips公司的arm7tdmis內核微控制器lpc2214，通過其i/o端口控制ide接口硬盤或cf卡的數(shù)據(jù)讀取和存儲。 圖1 數(shù)字視頻記錄系統(tǒng)結構框圖 2.1
if格式的信號組合成如圖3所示的一個幀輸出到終端顯示出來。 因為在終端顯示上是要求四路視頻信號同步輸出的，也就是不允許出現(xiàn)其中一路信號已經在顯示器上顯示出來了，但另外一路信號還沒有顯示出來，也就是出現(xiàn)畫面上一部分是黑屏的情況，所以在這種情況下，需要把四路不同的視頻信號先用fpga在sdram中緩存起來，當每一路信號都在sdram中都至少存滿一幀時就可以同步讀出，并通過fpga內部緩存組成如圖3所示的幀格式，然后輸出給壓縮芯片壓縮后由處理器控制輸出至網絡，這里的壓縮芯片選的是vweb公司的vw2010。圖3 顯示終端視頻信號格式 至此，fpga要實現(xiàn)的功能已經非常清晰，首先把輸入的四路d1格式的信號分別轉換成四路cif格式的信號，然后把這四路信號分別緩存在sdram中，當sdram中每一路信號都至少存滿一幀時，同步讀出，讀出sdram到fpga中后，經過格式的重新組合，最后組成如圖3所示的信號格式輸出。其中數(shù)據(jù)在sdram中的緩存控制是最重要也是最復雜的環(huán)節(jié)。下面詳細介紹此fpga的邏輯設計與實現(xiàn)。 由上面的介紹可知，此fpga主要有三方面的接口，與tw2804的輸入接口，
求vw2010開發(fā)經驗非常感謝tingqian，我正在了解vweb公司的vw2010，想采用但還沒有頭緒，有使用過該芯片的大蝦們請賜教，急死人啦
re視頻芯片可以用ime6400和vw2010，傳送距離需達到300~500m，好像比較困難喲
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