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  • 如何選擇適合高效能模擬應用的線性穩(wěn)壓器

    壓低于要求輸出電壓的遲滯窗時，便會再度進行復位。 power good指出 vout的狀態(tài)，而且通常用于啟用其它電源以進行定序。當vout超出power good跳變閾值（通常是設定點電壓的 97%） 時，power good引腳會進入高阻抗狀態(tài)，否則 power good 會降低。 pll 和 rf 電路的電源需要是低噪聲的電源，才能發(fā)揮最高效能。過濾 ldo 的參考電壓能夠有效獲得低噪聲電源，支持此功能的 ldo 具有旁通引腳，能夠在誤差放大器的參考輸出及輸入之間連接一個濾波電容器。tps79101 是這類 ldo 中很好的例子，它在 100hz 至 100khz 頻率范圍內(nèi)只會產(chǎn)生 15mvrms 的噪聲。 pll（phase locked loop）： 為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時脈訊號，使內(nèi)存能正確的存取資料。pll用于振蕩器中的反饋技術。 許多電子設備要正常工作，通常需要外部的輸入信號與內(nèi)部的振蕩信號同步，利 用鎖相環(huán)路就可以實現(xiàn)這個目的。 fpga 及處理器這類復雜的數(shù)字器件有時會在啟動時出現(xiàn)高起動電流，當供電電壓以緩慢上升的方式啟動時，起動電流會降低。要做到這點，

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