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過一定的運(yùn)算電路得到最終相位值，測(cè)相精度為1°。 圖1 相位測(cè)量?jī)x硬件結(jié)構(gòu)圖 圖2 基于dds的數(shù)字移相信號(hào)發(fā)生模塊框圖 圖3 控制模塊頂層原理框圖 圖4 相位測(cè)量模塊原理框圖系統(tǒng)硬件設(shè)計(jì) 該基于fpga的相位測(cè)量?jī)x，硬件組成包括fpga、高速dac以及電壓比較器等部分。其系統(tǒng)硬件結(jié)構(gòu)如圖1所示。 該測(cè)量?jī)x由按鍵來預(yù)置正弦波的頻率及相位。通過fpga內(nèi)部的控制模塊來計(jì)算并產(chǎn)生正弦波所需的頻率控制字和相位控制字，然后將控制字輸入dds模塊以產(chǎn)生波形數(shù)據(jù)輸出，經(jīng)10位高速dac ths5651輸出兩路正弦波。在測(cè)相位差時(shí)，將圖1中移相正弦波輸出分為兩路，其中一路直接經(jīng)電壓比較器lm311整形后輸入測(cè)相模塊；另外一路先通過被測(cè)電路，然后再經(jīng)電壓比較器整形后輸入測(cè)相模塊，從而得到正弦波經(jīng)被測(cè)電路后產(chǎn)生的相移。 基于fpga的硬件電路設(shè)計(jì)dds移相信號(hào)源設(shè)計(jì) dds的基本原理是利用采樣定理，通過查表法產(chǎn)生波形，本系統(tǒng)的移相信號(hào)發(fā)生模塊如圖2所示。 圖2中，加法器與寄存器級(jí)聯(lián)構(gòu)成相位累加器。通過時(shí)鐘脈沖觸發(fā)相位累加器，從而將頻率控制字不斷累加。相位累加器產(chǎn)生一次溢出，就完成一次周期
下，應(yīng)將均衡器設(shè)計(jì)成對(duì)信道響應(yīng)是可調(diào)的；對(duì)時(shí)變信道，應(yīng)設(shè)計(jì)成對(duì)信道響應(yīng)的時(shí)變是自適應(yīng)的。所以自適應(yīng)均衡器在通信系統(tǒng)中得到普遍應(yīng)用。但本賽題中，因?yàn)槠洳捎脦ё杈W(wǎng)絡(luò)模擬實(shí)際的信道，但帶阻網(wǎng)絡(luò)中所有器件參數(shù)均為固定值，不存在時(shí)變問題，故設(shè)計(jì)的濾波器系數(shù)無需自適應(yīng)。 均衡模塊采用altera 公司的cycloneii 系列fpga 作為信號(hào)濾波處理的核心； a/d 轉(zhuǎn)換模塊采用ti 的高速8 位a/d 轉(zhuǎn)換器tlc5540，它的最高轉(zhuǎn)換速率可達(dá)每秒40 兆字節(jié)；d/a 模塊采用10 位高速轉(zhuǎn)換芯片ths5651。 為實(shí)現(xiàn)對(duì)如圖2 所示的衰減進(jìn)行補(bǔ)償，均衡模塊采用了截止頻率均為400hz 的低通濾波器和高通濾波器的疊加。濾波器組原理圖如圖3 所示。 2.4 功率放大電路設(shè)計(jì) 根據(jù)題目要求,末級(jí)功率放大電路采用分立的大功率mos 管實(shí)現(xiàn),與分立的ocl 低功放相比，mos 管功放具有激勵(lì)功率小，輸出功率大，輸出漏極電流具有負(fù)溫度系數(shù)，安全可靠，且有工作頻率高，偏置簡(jiǎn)單等優(yōu)點(diǎn)。電路如圖3所示，以運(yùn)放的輸出作為ocl 的輸入，達(dá)到抑制零點(diǎn)漂移的效果。此方案中用三極管來驅(qū)動(dòng)mos 管，集基極間
成員的引腳兼容；CommsDACTM產(chǎn)品系列；100MSPS更新率；10位分辨率；優(yōu)越的無雜散動(dòng)態(tài)范圍；在20MHz時(shí)的奈奎斯特性能(SFDR)；輸出：61dBc；1ns設(shè)置/保持時(shí)間；差分伸縮電流輸出：2～20mA；芯片1.2V基準(zhǔn)；3V和5V；CM0S兼容數(shù)字接口；直接二進(jìn)制或二迸制補(bǔ)碼輸入；功耗：在5V時(shí)175mW；睡眠模式：在5V時(shí)25mW；封裝：28引腳SOIC和TSSOP
一定的運(yùn)算電路得到最終相位值，測(cè)相精度為1°。 圖1 相位測(cè)量?jī)x硬件結(jié)構(gòu)圖 圖2 基于dds的數(shù)字移相信號(hào)發(fā)生模塊框圖 圖3 控制模塊頂層原理框圖 圖4 相位測(cè)量模塊原理框圖 系統(tǒng)硬件設(shè)計(jì) 該基于fpga的相位測(cè)量?jī)x，硬件組成包括fpga、高速dac以及電壓比較器等部分。其系統(tǒng)硬件結(jié)構(gòu)如圖1所示。 該測(cè)量?jī)x由按鍵來預(yù)置正弦波的頻率及相位。通過fpga內(nèi)部的控制模塊來計(jì)算并產(chǎn)生正弦波所需的頻率控制字和相位控制字，然后將控制字輸入dds模塊以產(chǎn)生波形數(shù)據(jù)輸出，經(jīng)10位高速dac ths5651輸出兩路正弦波。在測(cè)相位差時(shí)，將圖1中移相正弦波輸出分為兩路，其中一路直接經(jīng)電壓比較器lm311整形后輸入測(cè)相模塊；另外一路先通過被測(cè)電路，然后再經(jīng)電壓比較器整形后輸入測(cè)相模塊，從而得到正弦波經(jīng)被測(cè)電路后產(chǎn)生的相移。 基于fpga的硬件電路設(shè)計(jì)dds移相信號(hào)源設(shè)計(jì) dds的基本原理是利用采樣定理，通過查表法產(chǎn)生波形，本系統(tǒng)的移相信號(hào)發(fā)生模塊如圖2所示。 圖2中，加法器與寄存器級(jí)聯(lián)構(gòu)成相位累加器。通過時(shí)鐘脈沖觸發(fā)相位累加器，從而將頻率控制字不斷累加。相位累加器產(chǎn)生一次溢出，就完成一次
ths5651是一個(gè)10位分辨率的數(shù)字模擬轉(zhuǎn)換器（dac），特別適合用于數(shù)字?jǐn)?shù)據(jù)傳輸?shù)挠芯€和無線通信系統(tǒng)。10位dac的成員commsdac系列高速低功耗coms數(shù)字模擬轉(zhuǎn)換器。本電路為基于ths5650的實(shí)用應(yīng)用電路。 來源:lidy
請(qǐng)教有關(guān)a/d轉(zhuǎn)換器的問題關(guān)于a/d,d/a轉(zhuǎn)換器的問題哪位朋友能幫我找下ths5651和tlc5510的典型外圍電路，本人通過datasheet找到的電路比較繁瑣，不知道哪里可以找到簡(jiǎn)單的，還請(qǐng)各位高手賜教！這里先謝過了！
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