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d ic首席科學(xué)家erik jan marinissen稱，3d ic的測(cè)試必須解決三大類挑戰(zhàn)。 首先，必須確定需要測(cè)試什么，以及在制造周期中何時(shí)何地做這種測(cè)試。 接下來必須解決的問題是有關(guān)3d處理步驟以及tsv互連可能會(huì)造成的新缺陷。 第三大挑戰(zhàn)是測(cè)試通道問題。 imec對(duì)3d ic可測(cè)試性工具的工作包括與cadence的合作，imec與cadence在發(fā)布新聞時(shí)曾計(jì)劃在2011年設(shè)計(jì)自動(dòng)化大會(huì)上做演示，大會(huì)預(yù)定在圣地亞哥舉辦。marinissen也是ieee標(biāo)準(zhǔn)委員會(huì)p1838項(xiàng)目的工作小組組長(zhǎng)，p1838項(xiàng)目是：關(guān)于三維堆疊集成電路的測(cè)試通道架構(gòu)的標(biāo)準(zhǔn)。在一份有關(guān)3d ic設(shè)計(jì)挑戰(zhàn)的白皮書中，cadence表示，需要更多的經(jīng)驗(yàn)性數(shù)據(jù)，才能確定對(duì)新缺陷模型的需求。雖然2d ic缺陷（如開路、短路、靜電、延遲以及橋接缺陷）可能也適用于3d ic，但3d技術(shù)需要一種新的方法，將tsv缺陷映射到已知缺陷類型上。為滿足3d可控制性以及可觀測(cè)性目標(biāo)，cadence還指出，跨多片芯的dft（可測(cè)試性設(shè)計(jì)）資源的智能分配非常關(guān)鍵。 參考文獻(xiàn): [1]. pcb datashee
設(shè)計(jì)中，以提高缺陷覆蓋率和限制ate上的誤報(bào)故障。這些高級(jí)電源管理功能將在3d-sic測(cè)試中發(fā)揮重要作用。 堆疊測(cè)試tetramax生成kgd模型后，把kgd模型映射到堆疊級(jí)端口是一個(gè)簡(jiǎn)單的過程。對(duì)于tsv互連測(cè)試，tetramax使用動(dòng)態(tài)橋接故障模型生成針對(duì)tsv i/o之間時(shí)序的全速測(cè)試模型。但堆疊測(cè)試的主要挑戰(zhàn)是設(shè)計(jì)和實(shí)現(xiàn)能夠向非底部裸片提供足夠測(cè)試接口的3d dft架構(gòu)，以便進(jìn)行單獨(dú)裸片測(cè)試，裸片間測(cè)試（即tsv互連測(cè)試）和可能的多裸片同時(shí)測(cè)試。synopsys正積極參與ieee p1838等新興3d測(cè)試標(biāo)準(zhǔn)的開發(fā)。雖然這些標(biāo)準(zhǔn)尚未整合使用，但早期采用者可使用synopsys的合成測(cè)試解決方案來高效地實(shí)現(xiàn)基于已確立標(biāo)準(zhǔn)的3d dft架構(gòu)。 例如，dftmax可為使用ieee std 1149.1作為測(cè)試接入機(jī)制的3d-sic系統(tǒng)合成、連接和驗(yàn)證jtag測(cè)試接入端口（tap）和邊界掃描寄存器（bsr）邏輯，以便進(jìn)行kgd或堆疊測(cè)試。 此外，dftmax還使用ieee std 1500標(biāo)準(zhǔn)進(jìn)行芯核包裝和"裸片包裝"--當(dāng)非底部裸片的測(cè)試控制接口使用基于ieee std 15
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