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0 引言 流水線模數轉換器(pipeline adc)是中高精度(10～14 bit)高速(10～500 ms／s)adc的主流實現結構，被廣泛應用于通信系統(tǒng)、圖像設備、視頻處理等系統(tǒng)中。作為其前端最關鍵的模塊，采樣保持電路的性能直接決定了整個adc的性能，在以上系統(tǒng)中對功耗的要求十分嚴格。本設計在實現高速高精度采樣保持功能的同時，還實現了mdac功能，這樣既能降低adc功耗又能減少芯片面積。 1 采樣保持電路結構 傳統(tǒng)流水線adc的最前面為一級采樣保持電路其后接mdac級。采樣保持電路能夠較好地減小由于mdac和子adc之間的采樣信號失配造成的孔徑誤差。由于采保電路位于整個adc的最前端，對其精度要求最高，故該模塊需要消耗較大的功耗通常為整個adc功耗的20％～30％，并且會降低adc的動態(tài)范圍和線性度。流水adc是在雙向非交疊時鐘的控制下工作，相鄰的采樣保持電路和第一級mdac總是工作在不同的狀態(tài)，采樣或保持。每個模塊只是在保持狀態(tài)需要運放參與工作。這樣采樣保持和第一級mdac可以分時復用同一個運放，達到降低功耗并減少面積的目的。 基于以下原因mdac級選擇
兩種新器件isppac30和isppac81，極大地豐富了在系統(tǒng)可編程器件的種類。本文僅就 isppac30的特點及應用作一介紹。 支持isppac30 的開發(fā)軟件為 pac designer1.3，對計算機的軟、硬件配置要求為：windows 95/98/ nt，16mb ram，10mb硬盤，pentium cpu。軟件支持原理圖輸入方式，可模擬觀測電路的幅頻和相頻特性。 2 器件的基本組成 isppac30主要由4個輸入儀表放大器、2個輸出放大器、2個可調的衰減d/a轉換器(mdac)、i/o布線池、求和布線池、配置存儲器、2.5v參考電壓和自校準等幾部分組成，見圖1。它有24腳 soic和28腳pdip兩種封裝形式，有關引腳說明見表1。 3 器件的特點 isppac30 提供可編程、 多個單端或差分輸入 方式，能設置精確的增益，具有補償調整、濾 波和比較功能。除了e2cmos或e2配置存儲器外，它最主要的特性是能夠通過spi對器件進行實時動態(tài)重構。設計者可以無數次改變和重構isppac30， 用于放大器增益控制或其他需要動態(tài)改變電路參
種方法被稱之為級間“1位重疊”。因此整個adc的有效位數是2+2+2+2+4=12位。 3. 元件精度 數字校正不能修正每個dac和增益放大器的增益和線性特性。特別是前端的采樣保持電路，dac需要12位的精度。但是隨后各級的元件只需較低的精度（如，第二級10位精度，第三級8位，等等），因為他們的誤差要除以前面的級間增益。通常利用這一事實把流水線逐級做小來進一步降低功耗。 在大多數采用cmos和bicmos技術的流水線adc中，采樣/保持、dac、加法器和增益放大器通常用乘法dac（mdac）的單開關電容電路來實現。限制mdac精度的主要因素是內在的電容不匹配。純雙極型實現方法更加復雜，主要受電流源dac和級間增益放大器中電阻不匹配影響。通常12位或更高精度都需要阻容修正和數字校正，特別是第一級。 4. 數字標定 max1200/max1201/max1205系列(16位1msps、14位1msps和2msps adc)采用數字標定來保證其優(yōu)越的精度和動態(tài)性能。max1200系列是cmos流水線adc，它由四級4位（其中一位重疊）和最后的5位閃速adc構成，總位數是3+3+
字電路處理，然后再以適當的方式輸出。隨著無線通信系統(tǒng)和手持設備的快速發(fā)展，adc的功耗已經成為adc設計中的主要問題。特別是在移動電話、數碼相機、手持存儲設備等應用中，減小adc的功耗已成為必然的趨勢。本文通過對比較器進行特殊的處理，去掉了adc中的采樣保持電路，并且引入運放共享(op-amp shar-ing)技術，從而完成了一個分辨率為10bit、采樣頻率為60 mhz、功耗為15 mw的全差分流水線低功耗adc的設計。 1 adc第一級的設計 在傳統(tǒng)流水線adc結構中，為了減小mdac和比較器之間時鐘不匹配帶來的動態(tài)誤差，通常需要引入一個采樣保持電路來保證mdac和比較器具有同樣的采樣電平。雖然，采樣保持器的引入可以很大程度的減小adc的動態(tài)誤差。但是，為保證整個adc的精度，采樣保持電路的精度必須高于adc的要求。這就要求采樣保持電路中的運放必須有足夠高的增益和足夠大的帶寬，因此采樣保持器就成為整個adc功耗最大的一個模塊，通常要消耗整個adc器件1／5到1／4的功耗。 傳統(tǒng)無采樣保持電路adc的第一級結構如圖1所示。在ψ2時刻，比較器對閾值電壓vth進行采樣
簡單的vbe非線性二階補償帶隙基準源的核心電路，該補償方式可以實現較低的溫度系數，能滿足高速高精度adc的要求。箝位運放采用一種低噪聲兩級運算放大器，該運放可提供小于0.02 mv的失調電壓，因而保證了基準源的補償精度。為了提高基準源的電源抑制比，本文除采用常用的共源共柵電流鏡技術以外，還設計了一種簡單有效的電源抑制比提高電路，從而使得基準源的電源抑制比有了較大提高。 1 電壓基準源影響的建模分析 在pipelined adc系統(tǒng)中，基準源的主要作用是為子adc提供比較電平，同時為mdac提供殘差電壓。差分基準電壓源發(fā)生偏移會導致子adc比較電平和mdac殘差電壓發(fā)生變化。而通過引入冗余位矯正技術可大大減小差分基準電壓源所引起的比較電平變化對系統(tǒng)指標造成的影響，但是，mdac殘差電壓變化的影響卻無法消除，系統(tǒng)的轉移特性曲線仍將會發(fā)生變化，從而造成系統(tǒng)指標下降。其中基準電壓源的偏移主要來源于溫度和電源電壓的影響。 下面分析基準電壓源溫度漂移特性對dnl的影響。一般情況下，實際相鄰輸出與理想相鄰輸出之間的偏差可以表示為： 對于首級精度為3.5位的12位adc，在-
簡單說，乘法dac具有乘法功能其實所有的dac都是個“乘法器”——將輸入數字量與基準電壓相乘一般dac的輸出是vout=vref*d/m其中d是輸入數字量，m是dac的模，例如12-bit dac的模是4096所以dac的用法也可以是靈活的：如果固定vref，改變d，就是“模擬－數字”變換如果將vref看作輸入端，輸入某個模擬信號，例如，正弦波，同時改變d，那么這就是個由d控制其增益的可變增益放大器（當然其增益總是小于1的），或者理解為實現 vref*d 的乘法器乘法dac（mdac）和普通dac的區(qū)別就是乘法dac更適合做乘法器用。普通dac的vref輸入可能有各種限制，例如頻率不能太高，幅度范圍很小等等，而mdac的vref輸入范圍一般都比較大，很多都能輸入正負電壓，也就是能直接輸入交流波形，而且頻帶比較寬，例如100khz甚至上mhz
數字電位器噪聲大，用mdac
用四象限的mdac 可以嗎?
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