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CPLD在水下沖擊波記錄儀中的應用
得到且采樣頻率可編程?？删幊萄訒r電路是通過一個四路撥碼開關對cpld輸入不同的電平組合實現(xiàn)的，通過設定cpld數(shù)字邏輯對產生延時計數(shù)時鐘的1mhz晶振計數(shù)，輸入不同的電平組合從而譯碼產生不同的延遲時間，而更改電平組合只需對記錄儀的面板操作即可。cpld器件配以ise開發(fā)系統(tǒng)可完成設計輸入、編譯、驗證及編程,設計校驗可進行完整的模擬, 最壞情況下的定時分析和功能測試。設計人員無需編程器就可重構數(shù)字系統(tǒng),具有“硬件軟做”的特點。3.2 功耗低,集成度高圖2中電源管理電路中的電源芯片主要包括max1658、max1659和max1616，它們的共同點就是都有一個shdn輸入端，當shdn端為低電平時，無論電壓輸入端輸入多大電壓，輸出電壓均為0v，而只有當shdn端為高電平，輸入端接入合適電壓時，輸出端才能產生相應的電壓值供系統(tǒng)正常工作。由于裝置最終工作在水下，需要電池供電，這就要求電路必須低功耗。記錄儀工作時共有5個狀態(tài)：低功耗延時設置待上電狀態(tài)、低功耗待觸發(fā)狀態(tài)、數(shù)據(jù)記錄狀態(tài)、數(shù)據(jù)保持狀態(tài)、讀出數(shù)據(jù)狀態(tài)。狀態(tài)的轉換是在中心控制模塊的控制之下完成的。系統(tǒng)自帶了一個數(shù)據(jù)保持電源，因此不用時
USB讀數(shù)裝置及上位機的設計
flash存儲器模塊 flash存儲器存儲著記錄器的數(shù)據(jù)，本設計的目的就是從flash中讀取數(shù)據(jù)并傳入計算機進行保存。本設計采用samsung公司的k9f5608uo d nand flash存儲器。其特點如下：存儲單元陣列為（32m+1024k）bit×8bit;總共64k的塊，每塊含32頁，每頁為512+16字節(jié)；以頁為單位編程（200μs典型編程時間），以塊為單位擦除（2ms典型擦除時間）；命令、地址、數(shù)據(jù)復用端口；提供硬件數(shù)據(jù)保護功能。本設計的硬件連接電路如圖3所示。其中max1658為k9f5608uod提供電源，排阻起到耦合限流作用。 2 軟件程序設計 2.1 fpga各模塊程序設計本設計的fpga程序采用xilinx公司的ise軟件。它提供給用戶一個從設計輸入到綜合、布線、仿真、下載的全套解決方案，并可以很方便的與其他eda工具接口。本設計中原理圖輸入采用其中的第三方軟件ecs,hdl綜合使用xst,測試臺輸入是圖形化的hdl bencher,仿真使用modelsim se.簡要的流程如下：建立工程項目；綜合；仿真；定義輸入輸出管

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