基于FPGA的DDR內(nèi)存條的控制研究

來越重要。內(nèi)存條既能滿足大容量的存儲又能滿足讀寫速度快的要求，這樣使得對內(nèi)存條控制的應(yīng)用越來越廣泛。首先介紹了內(nèi)存條的工作原理，內(nèi)存條電路設(shè)計的注意事項，以及如何使用fpga實現(xiàn)對ddr內(nèi)存條的控制，最后給出控制的仿真波形。 1 內(nèi)存條的工作原理 ddr內(nèi)存條是由多顆粒的ddr sdkam芯片互連組成，ddr sdram是雙數(shù)據(jù)率同步動態(tài)隨機(jī)存儲器的縮寫。ddr sdram采用雙數(shù)據(jù)速率接口，也就是在時鐘的正沿或負(fù)沿都需要對數(shù)據(jù)進(jìn)行采樣。在本設(shè)計中采用的內(nèi)存是hynix公司的lgb的hymd564m646cp6-j。內(nèi)存條的工作原理與單顆粒內(nèi)存芯片的工作原理一樣，主要的控制信號以及控制信號完成的主要功能如表1所示。 以上的控制信號及地址信號都是由差分時鐘信號中ck的正沿觸發(fā)。ddr sdram必須按照一定的工作模式來完成初始化，完成初始化后才能進(jìn)入到讀寫過程。ddr sdram的控制流程如圖1所示。 初始化的過程為：(1)上電后，延時200us等待時鐘穩(wěn)定，然后將cke拉高，執(zhí)行一次nop或者deselect操作。(2)執(zhí)行一次precharge all操作。(3)設(shè)置擴(kuò)展模式