HSC-ADC-EVALB-DCZ
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公司原裝現(xiàn)貨
HSC-ADC-EVALB-DCZ
Dual ADC Version - ADC Interface Boa...
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為76.4 db.該值比adc的額定snr （59 db）高出17.4 db,導致總snr僅降低0.1 db.如果均方根抖動提高至6 ps,則20 mhz時由抖動決定的相應snr為62.4 db,導致總snr為57.4 db. 為進行精確測量，需要低噪聲、低失真模擬輸入源。利用優(yōu)質信號發(fā)生器及后置調(diào)諧至目標頻率的帶通濾波器即可實現(xiàn)。雖然圖1所示采用500 khz信號源，但是應能夠測試更高頻率的信號源。每種附加頻率均需要一個獨立的帶通濾波器。 圖1所示設置使用adf4002、ad9215和hsc-adc-evalb-dcz,用戶可以快速有效地確定轉換器和編碼時鐘是否合適。spi接口用來控制adf4002,usb接口幫助控制ad9215-80的操作。控制器板將fft信息送回pc,如果pc使用adi公司的adc analyzer?軟件，則會提供來自adc的所有轉換結果。為了達到所需的性能，整個系統(tǒng)必須使用出色的布局、接地和去耦技術。 常見變化 pll（phase locked loop）： 為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時脈訊號，使內(nèi)存能正確的存取資料。因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，
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