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間的布線架構(gòu)。這種解決方案克服了基于形狀的布線器在性能和容量上的局限，以及基于網(wǎng)格的布線器在準(zhǔn)確性和靈活性方面的局限，允許設(shè)計者為高級制造工藝和設(shè)計約束建模，用于設(shè)計過程的前端以獲得最佳控制和優(yōu)異結(jié)果。cadence precision router還具備專業(yè)混合信號布線、增量式核內(nèi)電氣分析，以及可制造性設(shè)計和高成品率設(shè)計優(yōu)化等特性，特別適用于高性能模塊級和全芯片設(shè)計。 cadence precision router和cadence chip optimizer均建立在cadence的“catena”技術(shù)孵化器項目中研發(fā)出的創(chuàng)新技術(shù)之上，并可以廣泛應(yīng)用于各種不同的設(shè)計類型和工藝節(jié)點。通過在設(shè)計流程中采用cadence precision router， 集成器件制造商idm已經(jīng)在消費、商用以及計算市場實現(xiàn)了45納米節(jié)點的流片(tapeouts)。 “工藝的可變性，日益復(fù)雜的設(shè)計規(guī)則，光刻和化學(xué)機械拋光所產(chǎn)生的制造效應(yīng)已成為設(shè)計中需要考慮的首要因素?！眂adence高級研發(fā)部門的首席技術(shù)官ted vucurevich表示，“為了處理這些問題，我們?yōu)閏adence precision r
在芬蘭舉行的國際soc會議上，catena radio design公司的cto kianush做了主題演講：soc中低功耗rf收發(fā)器的設(shè)計策略，它涉及到當(dāng)前的一個問題即高度集成對數(shù)字電路來講很有利，但是對rf設(shè)計者來講卻是個頭疼的問題，主要問題包括串?dāng)_（數(shù)字噪聲引入電源和信號線），無法接受的電源特性以及成本問題。 kianush在演講中提到的最大挑戰(zhàn)是射頻共存(比如gps, 藍牙和蜂窩通信)的問題。當(dāng)想要更多的集成多個收發(fā)器在一個die中來降低成本時，將所有的射頻部分完美地放在一起會由于接口問題而變成一個大難題。另外，在大小適當(dāng)?shù)木蠈崿F(xiàn)這樣的射頻設(shè)計也是個問題，因為vdd總是與更小器件尺寸匹配，所以太低的vdd會降低射頻的信號處理能力，引起更多的泄漏（因為更薄的氧化層），增加1/f閃爍噪聲。 器件尺寸的縮放對rf收發(fā)器的功率耗散并沒有幫助，因為發(fā)送器的功率由政府法規(guī)確定，它并不像數(shù)字電路一樣功耗完全由技術(shù)決定。 soc中的rf收發(fā)器 包含了模擬、rf、混合信號以及dsp電路。這是個很難做的混合物，所以現(xiàn)在有趨勢將收發(fā)器做的盡量數(shù)字化，這個趨勢就是軟件無線電（sdr），它
在芬蘭舉行的國際soc會議上，catena radio design公司的cto kianush做了主題演講：soc中低功耗rf收發(fā)器的設(shè)計策略，它涉及到當(dāng)前的一個問題即高度集成對數(shù)字電路來講很有利，但是對rf設(shè)計者來講卻是個頭疼的問題，主要問題包括串?dāng)_（數(shù)字噪聲引入電源和信號線），無法接受的電源特性以及成本問題。 kianush在演講中提到的最大挑戰(zhàn)是射頻共存(比如gps, 藍牙和蜂窩通信)的問題。當(dāng)想要更多的集成多個收發(fā)器在一個die中來降低成本時，將所有的射頻部分完美地放在一起會由于接口問題而變成一個大難題。另外，在大小適當(dāng)?shù)木蠈崿F(xiàn)這樣的射頻設(shè)計也是個問題，因為vdd總是與更小器件尺寸匹配，所以太低的vdd會降低射頻的信號處理能力，引起更多的泄漏（因為更薄的氧化層），增加1/f閃爍噪聲。 器件尺寸的縮放對rf收發(fā)器的功率耗散并沒有幫助，因為發(fā)送器的功率由政府法規(guī)確定，它并不像數(shù)字電路一樣功耗完全由技術(shù)決定。 soc中的rf收發(fā)器 包含了模擬、rf、混合信號以及dsp電路。這是個很難做的混合物，所以現(xiàn)在有趨勢將收發(fā)器做的盡量數(shù)字化，這個趨
司eda總監(jiān)leon stok也指出：“cadence和ibm的深層次合作在縮短設(shè)計周期和優(yōu)化成品率方面成果顯著。cadence chip optimizer和cadence precision router為與我們內(nèi)部工具包的緊密整合提供了一個卓越的、模塊化的平臺。cadence和ibm的合作為建立下一代面向電氣和制造需求的物理實現(xiàn)方案提供了一個優(yōu)秀的范例?！?cadence precision router和cadence chip optimizer均建立在cadence的“catena”技術(shù)孵化器項目中研發(fā)出的創(chuàng)新技術(shù)之上，并可以廣泛應(yīng)用于各種不同的設(shè)計類型和工藝節(jié)點。通過在設(shè)計流程中采用cadence precision router， 全球領(lǐng)先的集成器件制造商(idm)已經(jīng)在消費、商用以及計算市場實現(xiàn)了45納米節(jié)點的流片(tapeouts)。 cadence precision router是cadence日益擴大的設(shè)計與制造閉合技術(shù)家族的一部分，幫助設(shè)計者在整個設(shè)計流程中處理設(shè)計性能以及制造與成品率等問題。cadence precision router基
統(tǒng)一電子產(chǎn)品開發(fā)解決方案的主要開發(fā)商 altium 有限公司宣布altium designer 支持由 transim technology 和 catena software ltd 聯(lián)合研發(fā)的simetrix/simplis 電源仿真系統(tǒng)。 altium designer 是 altium 公司的統(tǒng)一電子產(chǎn)品開發(fā)系統(tǒng)，它通過將板級硬件設(shè)計、嵌入式軟件開發(fā)和 fpga 系統(tǒng)設(shè)計集成在單一的統(tǒng)一環(huán)境中，為電子設(shè)計師提供一種新的系統(tǒng)設(shè)計方法。這種統(tǒng)一設(shè)計方法可以讓板級設(shè)計師發(fā)掘 fpga 作為系統(tǒng)平臺的潛力，并且不需要專業(yè)的 fpga 技能。它縮短了產(chǎn)品上市時間，并消除了設(shè)計團隊經(jīng)常碰到的不同工具集的集成障礙。 電力管理和電源設(shè)計屬于幾乎所有電子產(chǎn)品設(shè)計項目的關(guān)鍵任務(wù)，尤其是涉及 fpga 等器件的設(shè)計更是如此，因為這種設(shè)計可能需要若干獨立電源模塊。 simetrix/simplis 是一種功能強大的仿真引擎，經(jīng)過優(yōu)化，可以為電源切換電路提高無可比擬的仿真速度。使用 altium designer 的工程師現(xiàn)在除了可以利用 altium 的內(nèi)置 spice 3f5 仿真器外，還
米低功耗強化制程(65nm lpe)不但使得低功耗的芯片設(shè)計可以提升效能，其與ibm合作所提供的rf開發(fā)套件，克服以往需要另外使用一顆無線芯片的問題。對于大部分業(yè)者而言，將rf無線功能整合至一顆系統(tǒng)單芯片上一直是很高的挑戰(zhàn)，而此一解決方案使用ibm已驗證過的技術(shù)，并整合無線功能wimax、wifi、gps等模塊硅智財(ip)至虹晶的soc平臺上，此一rf soc平臺已經(jīng)在特許的65nm lpe制程上通過硅驗證(silicon proven)。 特許半導(dǎo)體更進一步整合提供rf模塊ip的荷蘭商catena與提供soc平臺的虹晶科技成立“wispa無線單芯片平臺聯(lián)盟”(wireless soc platform alliance, wispa)，聯(lián)盟伙伴共同致力于提供此一非常具有市場競爭力的rf soc解決方案，并使其在特許65nm lpe制程上達成設(shè)計與生產(chǎn)的最佳化，不但擁有移動式產(chǎn)品最需要的低功耗特性，此一將無線功能整合至系統(tǒng)芯片上的解決方案，對于縮減終端電子產(chǎn)品的體積有相當(dāng)大的助益。 在效能提升與節(jié)能方面，以虹晶的多電源多電壓(multi-supply multi-voltage, m
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