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原裝現(xiàn)貨假一罰十可含稅長期供貨
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3 濾波器matlab設(shè)計的fpga實現(xiàn) 下面以一個簡單的低通濾波器設(shè)計實例來說明從matlab設(shè)計到fpga實現(xiàn)的整個過程。該低通濾波器的系統(tǒng)采樣頻率為40 mhz，通帶截止頻率為1 mhz，阻帶截止頻率為5 mhz，通帶內(nèi)最大衰減為3 db，阻帶內(nèi)最小衰減為40 db，而對相位不作要求。 而其硬件平臺上的主要器件有xilinx公司的spartan2e系列30萬門fpga芯片xc2s300e及prom器件xc18v04，模數(shù)轉(zhuǎn)換芯片則采用ad公司的ad9218，數(shù)模轉(zhuǎn)換芯片選用ad公司的ad9765，另外，還有40 mhz晶振等。其系統(tǒng)框圖如圖1所示。 3.1 matlab設(shè)計 matlab設(shè)計的具體代碼如下： 這樣，在運(yùn)行之后，便可得到： 圖2是由系數(shù)b和a繪出的幅頻特性曲線。 下面是遞推算法的matlab描述： 若以輸入分別為0.5 mhz、3 mhz、6 mhz的正弦波來測試濾波器輸出，則可得出如圖3所示的仿真結(jié)果?？梢?，該系數(shù)b和a可以滿足低通濾波器的技術(shù)指標(biāo)。
2s同步信號分發(fā)給各mcc卡和bbx。bdc根據(jù)需要對相關(guān)信號提供差分驅(qū)動以及電平轉(zhuǎn)換。2.4 bdc備份設(shè)計時，bdc卡考慮備份，主、備兩個bdc通過三態(tài)門插入背板總線，同一時刻只有一個bdc卡在工作，三態(tài)門的控制由amr根據(jù)報警情況來設(shè)置完成。當(dāng)工作中的bdc卡出現(xiàn)故障時，將立即報警，然后amr通過報警情況，馬上改變?nèi)龖B(tài)門的設(shè)置，啟用另一個bdc卡。這種關(guān)鍵部件采用備份設(shè)計的思想，可大大提高系統(tǒng)的安全性和可靠性。3 bdc卡的硬件實現(xiàn)根據(jù)上述設(shè)計方案，選擇apex20k100、ad9058、ad9765和ad9632作為該基帶分配卡的主要部件。其單個扇區(qū)的硬件框圖如圖4所示。圖4中，apex20k100是altera公司推出的一種可編程邏輯器件，它具有規(guī)模大、時間可預(yù)測性好等優(yōu)點(diǎn)。ad9058是adi公司推出的一種雙通道、高性能8bit模-數(shù)轉(zhuǎn)換器（adc）。采樣時鐘頻率可達(dá)50msps，其獨(dú)特的結(jié)構(gòu)參考電壓，能驅(qū)動兩片adc。ad9765是一種雙端口、高速率、雙通道、12bit的cmos數(shù)模轉(zhuǎn)換器（dac）。它在很小的48路lqfp包中集成了2個高性能的12bit txdac和磁心，1個電壓
寬，因此每個子信道上的可以看成平坦性衰落，從而可以消除符號間干擾。而且由于每個子信道的帶寬僅僅是原信道帶寬的一小部分，信道均衡變得相對容易。本文基于802.16a協(xié)議的原理架構(gòu)，建立了一個基于fpga的可實現(xiàn)流水化運(yùn)行的ofdm系統(tǒng)的硬件平臺，包括模擬前端及ofdm調(diào)制器及ofdm 解調(diào)器，用來實現(xiàn)ofdm的遠(yuǎn)距離無線傳輸系統(tǒng)。 1 模擬前端 模擬前端主要包括發(fā)送端da模塊、接收端ad模塊和射頻模塊。 發(fā)送端da模塊主要由xilinx公司的fpga－xc2v1000芯片和數(shù)模轉(zhuǎn)換芯片ad9765、濾波器和放大器構(gòu)成，基帶處理調(diào)制后數(shù)據(jù)在控制時鐘同步下送入fpga進(jìn)行降峰均比等算法的處理，然后經(jīng)過交織將其送入ad9765進(jìn)行數(shù)模轉(zhuǎn)換并上變頻到70mhz，輸出的模擬信號再經(jīng)聲表濾波器后放大進(jìn)入下一級射頻模塊。發(fā)送端da模塊硬件結(jié)構(gòu)框圖如圖1所示。 接收端ad模塊主要由增益放大器、帶通濾波、采樣芯片ad9238和數(shù)字下變頻器gc1012構(gòu)成。ad模塊的主要功能是完成中頻信號的采樣和數(shù)字下變頻，在fpga xc2v1000中完成符號同步算法，其輸出送ofdm解調(diào)器。接收端ad模塊硬件結(jié)構(gòu)
他是隨輸入數(shù)據(jù)變化的隨機(jī)序列，其波形可視為4個基本波形的組合，即： 由此可得出非線性轉(zhuǎn)換濾波器ijf編碼信號形成的方案，如圖1所示。 3 ijf編碼的fpga實現(xiàn) 首先給出一個ijf－oqpsk調(diào)制器的組成原理框圖如圖2所示。其中的串并變換、延時、差分編碼和ijf編碼采用xilinx公司的fpga器件spartanii xc2s200來實現(xiàn)。i，q兩支路經(jīng)ijf編碼成形的數(shù)據(jù)通過數(shù)/模轉(zhuǎn)換器ad9765轉(zhuǎn)換為模擬幅值送入正交調(diào)制器ad6122后得到70mhz中頻的ijf－oqpsk調(diào)制信號。 有上述的分析可以看出，ijf－oqpsk調(diào)制的關(guān)鍵在于ijf編碼。下面重點(diǎn)討論ijf編碼的fpga實現(xiàn)方法。 由式（9）和圖1可看出，ijf編碼的過程就是根據(jù)前后碼元的組合關(guān)系去波形系數(shù)表中查表，以一定的采樣時鐘取得相應(yīng)的波形系數(shù)從而實現(xiàn)波形成形。因此首先需要建立波形系數(shù)表。假設(shè)原始輸入數(shù)據(jù)信息速率為2mb/s，經(jīng)過串并轉(zhuǎn)換后i，q支路碼速率為1mb/
件實現(xiàn)簡單，只要改變底層軟件而不用更改硬件電路就可以適應(yīng)不同體制的雷達(dá)，因而這種方法具有較好的靈活性和通用性； (3)對外具有豐富的接口，既可以當(dāng)作一塊獨(dú)立的板卡使用，也可以在cpci機(jī)箱上作為標(biāo)準(zhǔn)板卡使用； (4)利用其豐富的底層軟件庫，可以提供良好的二次開發(fā)空間。 2 系統(tǒng)硬件設(shè)計 雷達(dá)回波發(fā)生器在硬件實現(xiàn)時，fpga選用xilinx公司virtex-4系列的xc4vsx55芯片， dsp選用ti公司的tms320c6416芯片，數(shù)模轉(zhuǎn)換器和放大器分別選用adi公司的ad9765和ad8044，時鐘選用adi公司的超低抖動時鐘icad9510，時鐘配置電路選用altera公司max7000s/ae系列的epm7128s。sx55是xilinx公司的一款高性能數(shù)字信號處理fpga，具有強(qiáng)大的數(shù)據(jù)處理能力。主要硬件資源為49 152個slice(含一個觸發(fā)器及一個四輸入查找表)，320個block ram(每塊18 kb)，512個18×18 bit乘法器，8個dcm，32條全局時鐘連線，640個可用i/o。tms320c6416是ti公司的一款高性能定點(diǎn)數(shù)字信號處理器，最
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