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成db9~db0 和clk，其中，對(duì)于有效狀態(tài)c，可以去讀取波形存儲(chǔ)模塊中的數(shù)據(jù)來(lái)滿足不 同實(shí)驗(yàn)的需求。對(duì)于一個(gè)簡(jiǎn)單的應(yīng)用，tdi ccd 輸出頻率為8mhz 且輸出為亮度遞增，其 仿真波形如圖4 所示： 由此可以看出，本設(shè)計(jì)還具有驅(qū)動(dòng)時(shí)序檢測(cè)的功能，當(dāng)所用的驅(qū)動(dòng)時(shí)序不是嚴(yán)格如圖1 所示的時(shí)序的話，就不能輸出正確的tdi ccd 視頻信號(hào)。 3.3 數(shù)模轉(zhuǎn)換 為保證 tdi ccd 的高速、低噪聲要求，設(shè)計(jì)采用了analog device 公司的高速d/a 轉(zhuǎn)換 芯片ad9750。它是一款雙路電流輸出型、最大輸出電流為20ma、輸出阻抗大于100mω、最大轉(zhuǎn)換速率為125msps 的十位高速數(shù)模轉(zhuǎn)換器。它接收由fpga 產(chǎn)生的十位數(shù)字信號(hào)和 時(shí)鐘信號(hào)，并把轉(zhuǎn)成模擬信號(hào)以電流形式輸出。為滿足電路的低噪聲要求，本設(shè)計(jì)采用了雙 路差分電流輸出[5]。 vrefio 設(shè)為內(nèi)部參考電壓1.25v，取rset=2kω,則ioutfs=20ma，為ad9750 的最大電流輸出值。 3.4 輸出處理 由 ad9750 產(chǎn)生的雙路模擬電流差分信號(hào)要轉(zhuǎn)換成相應(yīng)的電壓形
sp4分別承擔(dān)一半數(shù)據(jù)的積累、求模運(yùn)算。dsp4把求模結(jié)果發(fā)到dsp5。dsp5將數(shù)據(jù)歸一化生成視頻數(shù)據(jù)，視頻數(shù)據(jù)以dma方式通過(guò)外部口送出。在不同工作模式下還要發(fā)送并行數(shù)據(jù)到cpld。程序加載：本系統(tǒng)采用eprom程序引導(dǎo)方式。利用tigersharc dsp的鏈路口進(jìn)行數(shù)據(jù)傳送時(shí)，每次發(fā)送字長(zhǎng)必須設(shè)置4字，發(fā)送字?jǐn)?shù)必須為4的倍數(shù)，且數(shù)據(jù)起始地址必須每4字對(duì)齊。故發(fā)送方dsp必須每次從eprom讀入4個(gè)32位字，通過(guò)加載鏈路發(fā)送。dac采用具有10位有效數(shù)據(jù)位、125msps轉(zhuǎn)換速率的高速器件ad9750，將視頻數(shù)據(jù)以某固定速率轉(zhuǎn)換為模擬信號(hào)。 圖2脈沖壓縮濾波器算法框圖 圖3 tigersharc dsp的上電復(fù)位波形 cpld完成數(shù)據(jù)鎖存、dsp的復(fù)位信號(hào)產(chǎn)生和將并行數(shù)據(jù)轉(zhuǎn)換為某波特率的串行數(shù)據(jù)輸出(串行輸出滿足rs-232標(biāo)準(zhǔn))等功能。時(shí)鐘：dsp內(nèi)部均采用板內(nèi)40mhz晶振產(chǎn)生的時(shí)鐘。a/d取樣時(shí)鐘應(yīng)與系統(tǒng)時(shí)鐘鎖相，故將10mhz系統(tǒng)時(shí)鐘經(jīng)ics 601m鎖相為40mhz，經(jīng)40me腳輸入cpld，分頻后產(chǎn)生a/d采樣時(shí)鐘信號(hào)，d/a采樣的工作時(shí)鐘也由它產(chǎn)生。單板調(diào)試時(shí)只能
有單極點(diǎn)積累器、雙極點(diǎn)積累器、滑窗積累平均積累等，本文采用簡(jiǎn)單的滑窗平均積累，其中ns=8，mr為總點(diǎn)數(shù)。那么： 該算法以及下面模塊中的前半部分均在dsp3中實(shí)現(xiàn)。 (4) 輸出模塊 通過(guò)輸出模塊先完成浮點(diǎn)轉(zhuǎn)定點(diǎn)，再乘以適當(dāng)系數(shù)將數(shù)據(jù)范圍壓縮到10位，然后把大于零的振幅數(shù)據(jù)輸出到d／a的視頻數(shù)據(jù)，并用前幀同步作為中斷，利用dsp的dma0來(lái)將數(shù)據(jù)傳至fpca，再將fpga鎖存后的lo位視頻信號(hào)輸出到dac。dac選用具有10位有效數(shù)據(jù)位、125msps轉(zhuǎn)換速率的高速器件ad9750，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)后，可由opa692f運(yùn)算放大器驅(qū)動(dòng)，并由視頻電纜輸出，以分別接到主機(jī)和顯示設(shè)備。 2 系統(tǒng)設(shè)計(jì)注意事項(xiàng) 2.1 時(shí)鐘 由于本系統(tǒng)是由多片adsp-ts101組成的系統(tǒng)，所以由40 mhz晶振產(chǎn)生的時(shí)鐘信號(hào)不能直接接到各dsp和fpga，而應(yīng)該通過(guò)驅(qū)動(dòng)后再接到各dsp，且時(shí)鐘信號(hào)到各dsp的距離應(yīng)該盡可能接近。本系統(tǒng)中采用的時(shí)鐘驅(qū)動(dòng)芯片為idt49fct805。另外，在pcb布線時(shí)，應(yīng)該將時(shí)鐘信號(hào)盡量布在地層，并對(duì)其加以保護(hù)。 2.2 電源 adsp-ts10
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