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換體DMA高速數(shù)據(jù)采集電路的CPLD實現(xiàn)
降低了成本，提高了可靠性。同時，cpld可由軟件實現(xiàn)邏輯重構(gòu)，而且可實現(xiàn)在系統(tǒng)中編程（isp）以及有眾多功能強大的eda軟件的支持，使得系統(tǒng)具有升級容易、開發(fā)周期短等優(yōu)點。在數(shù)據(jù)采集有電路中，采用換體dma技術(shù)不但大大地提高了數(shù)據(jù)采集的速度，而且彌補了數(shù)據(jù)采集中可能丟失數(shù)據(jù)的缺陷。 1 換體dma數(shù)據(jù)采集電路原理系統(tǒng)原理框圖如圖1所示。在時序電路的控制下，模擬輸入開關(guān)將多達16路（單端輸入）或8路（差分輸入）的模擬輸入信號經(jīng)多路開關(guān)送至放大器的輸入端，放大后由內(nèi)含采樣/保持電路的模數(shù)轉(zhuǎn)換器ad774b轉(zhuǎn)換成數(shù)字量，轉(zhuǎn)換完的數(shù)字量經(jīng)時序電路的控制寫入兩個存儲體的一個（例如存儲體0）中。每個存儲體有4kb的容量，但實際使用中存儲容量可設(shè)定為小于4kb。當(dāng)計數(shù)到設(shè)定的存儲空量后，控制電路產(chǎn)生換體信號，后續(xù)的a/d轉(zhuǎn)換數(shù)據(jù)自動地存入另一個存儲體（存儲體1）。同時控制電路向主機發(fā)出dma請求信號，主機響應(yīng)請求后在時序電路配合下，從已存儲規(guī)定數(shù)據(jù)的存儲體（存儲體0）中讀入所存的數(shù)據(jù)。這樣存儲體0和存儲體1交替存取，直到規(guī)定的換體次數(shù)計完為止。數(shù)據(jù)采集電路中，時序控制電路、地址發(fā)生器、多路控制驅(qū)動

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